Pobieranie prezentacji. Proszę czekać

Pobieranie prezentacji. Proszę czekać

I T P W ZPT 1 System cyfrowy UW – z bloków funkcjonalnych US – automat lub układ mikroprogramowany XZXZ XPXP ZYZY Z D F USUW Synteza logiczna w projektowaniu.

Podobne prezentacje


Prezentacja na temat: "I T P W ZPT 1 System cyfrowy UW – z bloków funkcjonalnych US – automat lub układ mikroprogramowany XZXZ XPXP ZYZY Z D F USUW Synteza logiczna w projektowaniu."— Zapis prezentacji:

1 I T P W ZPT 1 System cyfrowy UW – z bloków funkcjonalnych US – automat lub układ mikroprogramowany XZXZ XPXP ZYZY Z D F USUW Synteza logiczna w projektowaniu układów cyfrowych (Wpływ syntezy logicznej na jakość realizacji układów cyfrowych)

2 I T P W ZPT 2 Przykład syntezy strukturalnej W kodzie BCD (Binary Coded Decimal) każda cyfra liczby zapisanej w kodzie dziesiętnym jest przedstawiana czterobitową liczbą binarną Konwerter kodu binarnego na kod BCD: 4 8 9 Np. liczba 489 zostanie zapisana jako wektor binarny z wykorzystaniem 12 bitów (3 4 bity) BCD 0100 1000 1001

3 I T P W ZPT 3 Konwerter Bin2BCD BIN/BCD 0 liczby 99 0001101100011011 27 BIN Celem jest pokazanie różnych metod projektowania i wykazanie, że najlepszą realizację uzyskamy stosują zaawansowane procedury syntezy logicznej 27 BCD 0010 01110010 0111

4 I T P W ZPT 4 00000000 00011011 27 LDALDB LB = 00000000 LDB 5 LDB := LDB+3 NIETAK LDB := LDB 8 Metoda +3

5 I T P W ZPT 5 00011011 LDALDBLB 00000000 00 00000000 0 00000000 00000000 00000001 00000011 00000110 0011 00001001 011 00010011 00100111 LDB < 5 LDB 5 + LDB < 5 1 2 3 4 5 6 7 8 11011 11011 11011 1011 11 1 0010011 1 LD BCD = 2 7 = 27

6 I T P W ZPT 6 Algorytm konwersji z kodu BIN na BCD KONIEC LOAD (LB) LDA := 0 LDB := 0 LK := 8 LDB 5 LDB := LDB + 3 LDA := LDA + 3 LDA 5 START LDA := SHL(LDA,LDB 3 ) LDB := SHL(LDB,LB 7 ) LB := SHL(LB) LK := DEC(LK) LD := LDA LDB LK = 0 NIE TAK NIE TAK Liczba konwertowana zapisana jest w postaci binarnej Przekształcenie polega na wykonaniu określonej liczby prostych operacji Wykorzystuje proste operacje na liczbach binarnych: przesunięcie w lewo, zwiększenie o 3, porównanie ze stałą.

7 I T P W ZPT 7 Algorytm konwersji Rejestry LB, LDA, LDB z operacjami: zeruj wpisz, przesuń. Licznik LK z operacjami: ustaw, zmniejsz o 1. Sumator Komparator KONIEC LOAD (LB) LDA := 0 LDB := 0 LK := 8 LDB 5 LDB := LDB + 3 LDA := LDA + 3 LDA 5 START LDA := SHL(LDA,LDB 7 ) LDB := SHL(LDB,LB 7 ) LB := SHL(LB) LK := DEC(LK) LD := LDA LDB LK = 0 NIE TAK NIE TAK

8 I T P W ZPT 8 Opis strukturalny R3R2R1 K S3 S2S1 A B 84 4 43 5 K 5 LK 4 8 LOAD1 DEC LK = 0 R4 LOAD2 8 Y = LD UW LB Y LK = 0 10 US S K 5 MUX 1 0 4 A B 4 LB

9 I T P W ZPT 9 Sieć działań z uwzględnieniem UW LK = 0 0 0 SHL 1, SHL 2, SHL 3, DEC (LK) MUX := 0 MUX := 1 LOAD 4 LOAD 2 LOAD 3 S 0 1 1 0 1 1 LOAD 1 CLEAR 2,3 LOAD (LK) K > 5 A0A0 A1A1 A3A3 A4A4 A5A5 A6A6 A7A7 A2A2 Synteza układu sterującego! Numeracja stanów wewnętrznych

10 I T P W ZPT 10 Zamiana SD na automat sterujący LK = 0 0 0 SHL 1, SHL 2, SHL 3, DEC (LK) MUX := 0 MUX := 1 LOAD 4 LOAD 2 LOAD 3 S 0 1 1 0 1 1 LOAD 1 CLEAR 2,3 LOAD (LK) K > 5 A0A0 A1A1 A2A2 A3A3 A4A4 A5A5 A6A6 A7A7 A 0 /Z 0 A 1 /Z 1 A 2 /Z 2 A 3 /Z 3 A 4 /Z 6 A 6 /Z 4 A 7 /Z 5 A 5 /Z 7 x1x1 x1x1 x0x0 x2x2 Zamiana SD na automat sterujący Nowe oznaczenia sygnałów predykatowych

11 I T P W ZPT 11 Tablica p-w automatu sterującego x2x1x0Sx2x1x0S 000001011010110111101100Z A0A0 Z0Z0 A1A1 Z1Z1 A2A2 Z2Z2 A3A3 Z3Z3 A4A4 Z6Z6 A5A5 Z7Z7 A6A6 Z4Z4 A7A7 Z5Z5 A 0 /Z 0 A 1 /Z 1 A 2 /Z 2 A 3 /Z 3 A 4 /Z 6 A 6 /Z 4 A 7 /Z 5 A 5 /Z 7 x1x1 x1x1 x0x0 x2x2 A0A0 A0A0 A0A0 A0A0 A1A1 A1A1 A1A1 A1A1 A2A2 A2A2 A2A2 A2A2 A2A2 A2A2 A2A2 A2A2 A6A6 A6A6 A6A6 A6A6 A3A3 A3A3 A3A3 A3A3 A4A4 A4A4 A7A7 A7A7 A7A7 A7A7 A4A4 A4A4 A2A2 A5A5 A5A5 A2A2 A2A2 A5A5 A5A5 A2A2 A0A0 A0A0 A0A0 A0A0 A0A0 A0A0 A0A0 A0A0 A3A3 A3A3 A3A3 A3A3 A3A3 A3A3 A3A3 A3A3 A4A4 A4A4 A4A4 A4A4 A4A4 A4A4 A4A4 A4A4 Tablica p-w wystarcza do realizacji automatu!

12 I T P W ZPT 12 Opis strukturalny R3R2R1 K S3 S2S1 A B 84 4 43 5 K 5 LK 4 8 LOAD1 DEC LK = 0 R4 LOAD2 8 Y = LD UO LB Y LK = 0 10 US S K 5 MUX 1 0 4 A B 4 LB Zrealizowany automat jest Układem Sterującym

13 I T P W ZPT Konwerter Bin2BCD Tradycyjną metodę syntezy strukturalnej skonfrontujemy z nowoczesnymi metodami syntezy logicznej BIN/BCD 0001101100011011 0010 01110010 0111 13

14 I T P W ZPT Zasady konfrontacji Realizacja – w strukturze FPGA (Stratix) Jakość realizacji: a) Liczba zajętych komórek LC b) Szybkość – maksymalna liczba słów przetwarzanych w ciągu 1 sek. EPF10K 14

15 I T P W ZPT Stosując rutynowe metody… SPECYFIKACJA FUNKCJONALNA (HDL) SYNTEZA FUNKCJONALNA OPIS RTL TRANSLACJE SPECYFIKACJI SIEĆ LOGICZNA OPTYMALIZACJA LOGICZNA ODWZOROWANIE TECHNOLOGICZNE uzyskaną strukturę zapisujemy w języku opisu sprzętu i kompilujemy w systemie Quartus 54 LEs 33 mln/sek 15

16 I T P W ZPT 0 00000000 0000 0000 1 00000001 0000 0001 2 00000010 0000 0010 3 00000011 0000 0011 4 00000100 0000 0100 5 00000101 0000 0101 6 00000110 0000 0110 7 00000111 0000 0111 8 00001000 0000 1000 * * 97 01100001 1001 0111 98 01100010 1001 1000 99 01100011 1001 1001 BIN/BCD Wejścia Wyjścia Konwerter Bin2BCD na poziomie logicznym 16

17 I T P W ZPT Komputerowe projektowanie… SPECYFIKACJA FUNKCJONALNA (HDL) SYNTEZA FUNKCJONALNA OPIS RTL TRANSLACJE SPECYFIKACJI SIEĆ LOGICZNA OPTYMALIZACJA LOGICZNA ODWZOROWANIE TECHNOLOGICZNE 24 LEs 313 mln/sek 17

18 I T P W ZPT Mając świadomość, że Specyfikacja HDL Synteza funkcjonalna Synteza logiczna Odwzorowanie technologiczne Specjalistyczne oprogramowanie akademickie metody syntezy logicznej są niedoskonałe nowocześnie wykształcony inżynier 18

19 I T P W ZPT 0 00000000 0000 0000 1 00000001 0000 0001 2 00000010 0000 0010 3 00000011 0000 0011 4 00000100 0000 0100 5 00000101 0000 0101 6 00000110 0000 0110 7 00000111 0000 0111 8 00001000 0000 1000 * * 97 01100001 1001 0111 98 01100010 1001 1000 99 01100011 1001 1001 BIN/BCD Wejścia Wyjścia Konwerter Bin2BCD na poziomie logicznym …ale czy warto do tych obliczeń stosować system komercyjny..nie, bo systemy komercyjne nie mają wbudowanych procedur dekompozycji 19

20 I T P W ZPT Specjalizowana procedura dekompozycji TITLE " Decomposed project: bin2bcd "; % Translated from DEMAIN format % % Warsaw University of Technology % % Institute of Telecommunications % SUBDESIGN A ( in_1, in_2, in_3, in_4 :INPUT; in_5, in_6, in_7 :INPUT; out_1, out_2, out_3, out_4:OUTPUT; out_5, out_6, out_7, out_8:OUTPUT; ) VARIABLE g1_1, g1_2, g1_3, g3_1 :LCELL; g2_1, g2_2 :LCELL; BEGIN ---- Level 1 ---- TABLE (in_1, in_2, in_3, in_4) => (g1_1); B"1000" => B"0"; B"0011" => B"0";................. B"0001" => B"1"; B"1011" => B"1"; END TABLE; TABLE (in_6, g1_1, g2_1, g2_2) => (out_7); B"0X10" => B"0";................. B"1011" => B"1"; END TABLE; END; # Konwerter bin2bcd.type fr.i 7.o 8.p 100 0000000 00000000 0000001 00000001 0000010 00000010 0000011 00000011 0000100 00000100 0000101 00000101............. 1011111 10010101 1100000 10010110 1100001 10010111 1100010 10011000 1100011 10011001.e Procedura dekompozycji 13 komórek (!!!) 352 mln/sek 20

21 I T P W ZPT Realizacja programowa Procesor AMD Athlon 64X2 Dual Core 4200+ 2.2 GHz – 9,17 mln/sek KONIEC LOAD (LB) LDA := 0 LDB := 0 LK := 8 LDB 5 LDB := LDB + 3 LDA := LDA + 3 LDA 5 START LDA := SHL(LDA,LDB 3 ) LDB := SHL(LDB,LB 7 ) LB := SHL(LB) LK := DEC(LK) LD := LDA LDB NIE TAK NIE TAK LK = 0 21

22 I T P W ZPT Porównanie realizacji BIN2BCD Synteza strukturalna – 54 LEs 33 mln/sek Synteza logiczna: system komercyjny Quartus – 24 LEs 313 mln/sek system specjalizowany – 13 LEs 352 mln/sek Liczba elementów logicznych liczba słów Procesor AMD Athlon 64X2 Dual Core 4200+ 2.2 GHz – 9,17 mln/sek Nie zapominajmy o syntezie logicznej w projektowaniu układów cyfrowych 22

23 I T P W ZPT Więcej na ten temat w książce: 23


Pobierz ppt "I T P W ZPT 1 System cyfrowy UW – z bloków funkcjonalnych US – automat lub układ mikroprogramowany XZXZ XPXP ZYZY Z D F USUW Synteza logiczna w projektowaniu."

Podobne prezentacje


Reklamy Google