Pobieranie prezentacji. Proszę czekać

Pobieranie prezentacji. Proszę czekać

MM LogicArchitektura komputerów 1 WN Architektura komputerów Symulacje w programie Multimedia Logic Materiały laboratoryjne dr inż. Zbigniew Zakrzewskiv.1.2.

Podobne prezentacje


Prezentacja na temat: "MM LogicArchitektura komputerów 1 WN Architektura komputerów Symulacje w programie Multimedia Logic Materiały laboratoryjne dr inż. Zbigniew Zakrzewskiv.1.2."— Zapis prezentacji:

1 MM LogicArchitektura komputerów 1 WN Architektura komputerów Symulacje w programie Multimedia Logic Materiały laboratoryjne dr inż. Zbigniew Zakrzewskiv.1.2

2 MM LogicArchitektura komputerów 2 WN Główne okno programu Multimedia Logic Nawigacja symulacją Paleta z narzędziami Obszar roboczy symulacji Zapis oraz odczyt utworzonego projektu

3 MM LogicArchitektura komputerów 3 WN Paleta z elementami Zestaw: Połączenia Bramki Dioda LED Wyświetlacz 7-segmentowy Włącznik Klawiatura i Keypad Nadajnik i odbiornik sygnału (stronicowanie projektu) Generator sygnału cyfrowego Uziemienie (logiczne 0) Przerzutnik Wejścia oraz wyjścia Zegary Licznik Pamięć Ustawienie (logiczne 1)

4 MM LogicArchitektura komputerów 4 WN Zastosowanie podstawowych elementów Układ 1: Stan początkowy

5 MM LogicArchitektura komputerów 5 WN Bramki: Dostępne bramki i ich konfiguracja Bramki podstawowe Bramki z negacją

6 MM LogicArchitektura komputerów 6 WN Układ sprawdzania bramek AND i XOR Układ 2:

7 MM LogicArchitektura komputerów 7 WN Konstruowanie bramek z bramek NAND Przykłady:

8 MM LogicArchitektura komputerów 8 WN Układ kombinacyjny dla sumy iloczynów Układ 3: ABCDF1F Mała liczba jedynek – stosujemy sumę iloczynów (SoP – Sum of Products) Formuła do realizacji Tabela prawdy

9 MM LogicArchitektura komputerów 9 WN Układ kombinacyjny dla iloczynu sum Układ 4: ABCDF2F Mała liczba zer – stosujemy iloczyn sum (PoS – Product of Sums) Formuła do realizacji Tabela prawdy

10 MM LogicArchitektura komputerów 10 WN Licznik i wyświetlacz 7-segmentowy Układ 5: Takt zegarowy Zerowanie licznika Kierunek zliczania

11 MM LogicArchitektura komputerów 11 WN Zegar, licznik i wyświetlacz 7-segmentowy Układ 6: Odstęp między taktami

12 MM LogicArchitektura komputerów 12 WN Sterownik silnika krokowego Układ 7: Kierunek pracy silnika Układ kombinacyjny włączania jednego uzwojenia Ręczny takt

13 MM LogicArchitektura komputerów 13 WN Układ testujący keypad Układ 8: Włącznik kropki 4 bitowe wyjście binarne NKB Możliwość wybory liczby jednej z szesnastu Sygnalizacja naciśnięcia przycisku Zapamiętana wartość zdekodowana do formatu 7-segmentowego

14 MM LogicArchitektura komputerów 14 WN Demultiplekser jako dekoder Układ 9: Adres wybranej diody LED podany na 3 bitach Zaadresowana dioda LED włączona lub wyłączona Układ dekodera 3 do 8

15 MM LogicArchitektura komputerów 15 WN Licznik i demultiplekser jako sterownik Układ 10: Układ sterownika silnika krokowego z zastosowaniem licznika i demultipleksera Sterowanie ręczne w taktowaniu Wykorzystane 2 bity na wyjściu licznika Układ bramek zastąpiony przez demultiplekser

16 MM LogicArchitektura komputerów 16 WN Sterownik z zegarem Układ 11: Ręczna zezwolenie na podawanie taktów zegarowych Układ sterownika silnika krokowego z zastosowaniem licznika, demultipleksera oraz zegara podającego takt co 100 ms

17 MM LogicArchitektura komputerów 17 WN Podział projektu na strony - nadawanie Układ 12 str.1: Wybór strony projektu Źródło sygnału, który zostanie przekazany do następnej strony projektu Sterowanie oświetlenia choinkowego – gwiazda (część nadawcza) Demux – wersja 3 do 8

18 MM LogicArchitektura komputerów 18 WN Podział projektu na strony - odbiór Układ 12 str.2: Odbiornik sygnałów pobranych z pierwszej strony projektu Sterowanie oświetlenia choinkowego – gwiazda (część odbiorcza)


Pobierz ppt "MM LogicArchitektura komputerów 1 WN Architektura komputerów Symulacje w programie Multimedia Logic Materiały laboratoryjne dr inż. Zbigniew Zakrzewskiv.1.2."

Podobne prezentacje


Reklamy Google