Pobieranie prezentacji. Proszę czekać

Pobieranie prezentacji. Proszę czekać

Sumatory Półsumator A B S C Sposób realizacji półsumatora Układ wykonujący dodawanie dwóch jednobitowych liczb binarnych A i B: 0 + 0 = 0= 00 0 + 1 = 1=

Podobne prezentacje


Prezentacja na temat: "Sumatory Półsumator A B S C Sposób realizacji półsumatora Układ wykonujący dodawanie dwóch jednobitowych liczb binarnych A i B: 0 + 0 = 0= 00 0 + 1 = 1="— Zapis prezentacji:

1 Sumatory Półsumator A B S C Sposób realizacji półsumatora Układ wykonujący dodawanie dwóch jednobitowych liczb binarnych A i B: 0 + 0 = 0= 00 0 + 1 = 1= 01 1 + 0 = 1= 01 1 + 1 = 10 =10 A B CS + A B S (suma) C (przeniesienie)

2 Sumatory A, B – dane wejściowe C i – wejście przeniesienia S – dane wyjściowe (suma) C o – wyjście przeniesienia CiCi ABSCoCo 00000 00110 01010 01101 10010 10101 11001 11111 ABSC 0000 1010 0110 1101

3 Sumatory Suma A B CiCi 0 01111 0 00101 11010 A B CiCi 0 01111 0 00010 10111 Wyjście przeniesienia

4 Sumator 4-bitowy

5 Sumator 32-bitowy Można zbudować sumator dla większej ilości bitów złożony z sumatorów 1-bitowych. Wady takiego rozwiązania: w każdym sumatorze 1-bitowym występuje opóźnienie odpowiedzi względem sygnałów wejściowych. Dla sumatora wielobitowego może być bardzo duże. Rozwiązanie: Określenie wartości przeniesień bez przechodzenia przez wszystkie poprzednie stopnie Każdy sumator 1-bitowy działa niezależnie i opóźnienia się nie kumulują

6 Sumator 32-bitowy Podstawiając (*) do (**) dostajemy: Powtarzając tę procedurę dostajemy kolejne wartości przeniesień. Jednak w przypadku długich liczb to rozwiązanie staje się bardzo skomplikowane.

7 Sumator 32-bitowy Stosuje się rozwiązania pośrednie. Np. sumator 32-bitowy można zbudować z 4 sumatorów 8-bitowych.

8 Komparatory Komparatorem cyfrowym nazywamy układ służący do porównywania dwu lub więcej liczb binarnych. Najważniejsze kryteria porównawcze to A = B, A > B, A < B. Układ sprawdzający wszystkie trzy relacje nazywa się komparatorem uniwersalnym. Najprostsze komparatory umożliwiają jedynie określenie czy dwie porównywane liczby są sobie równe lub która z liczb jest większa. Kryterium równości dwóch liczb binarnych jest identyczność wszystkich bitów. W przypadku dwóch liczb jednobitowych A i B, informację o tym uzyskać można za pomocą funkcji negacja EXOR: 0 0 1 1 0 1 0 1 1 0 0 1 ABY A B Wartość 1 na wyjściu sygnalizuje równość A = B.

9 Komparatory Przykład komparatora równoległego 3 – bitowego Komparator równoległy to taki układ, na którego wejścia podawane są jednocześnie wszystkie bity porównywanych liczb. A0A0 B0B0 A1A1 B1B1 A2A2 B2B2 Y Y = 1 tylko wówczas gdy: A 0 = B 0 i A 1 = B 1 i A 2 = B 2 czyli A = B.

10 Układ sekwencyjny Stan wyjść zależy stanu wejść i stanu poprzedniego układu Przykłady – Przerzutnik – Rejestr – Licznik Układ sekwencyjny X={x 1, x 2, …}Y(X,A)={y 1, y 2, …}

11 schemat logiczny tablica prawdy symbol graficzny RSRS QQQQ wyjście proste wyjście zanegowane RSQ n+1 00QnQn 011 100 11- - stan zabroniony QQQQ RSRS Przerzutnik RS 010001 000110 000101111001 S – set R - reset

12 tablica własności ( characteristic table) SRQnQn Q n+1 0000 1 1 0100 10 1001 11 110- 1- - stan zabroniony QQQQ RSRS Przerzutnik RS

13 - stan zabroniony Przerzutnik RS RSQ n+1 00 - 010 101 11QnQn

14 schemat logiczny wykres czasowy symbol graficzny R CLK S QQQQ R SR S QQQQ CLK SRQ CLK Synchroniczny przerzutnik RS Działanie przerzutnika jest synchronizowane za pomocą impulsów zegarowych

15 Przerzutniki RS

16 schemat logiczny tablica prawdy symbol graficzny D CLK QQQQ D Q n+1 00QnQn 010 10QnQn 111 D CLK S RS R QQQQ Przerzutnik D Komórka pamiętająca

17 D latch D C Q Q

18 D-latch operation When C is asserted, Q follows the D input, the latch is open and the path (D-->Q) is transparent. When C is negated, the latch closes and Q retains its last value.

19 D-latch timing parameters Propagation delay (from C or D) Setup time (D before C edge) Hold time (D after C edge)

20 S-R vs D latches S-R – Useful in control applications, set and reset – S=R=1 problem – Metastability problem when S, R are negated simultaneously, or a pulse applied to S, R is too short. D – Store bits of information – No S=R=1 problem – Metability still possible.

21 Positive-Edge-triggered D flip-flop Dynamic-input indicator

22 Edge-triggered D flip-flop behavior

23 D flip-flop timing parameters Propagation delay (from CLK) Setup time (D before CLK) Hold time (D after CLK)

24 tablica prawdy symbol graficzny JKQ n+1 00QnQn 010 101 11QnQn J KJ K QQQQ CLK Przerzutnik JK

25 J-K flip-flops

26 schemat logiczny tablica prawdy symbol graficzny TQ n+1 0QnQn 1QnQn T CLK QQQQ T CLK J KJ K QQQQ Przerzutnik T

27 T (toggle)flip-flops A T FF changes state on every tick of the clock. (be toggled on every tick) Q has precisely half the frequency of the T. Important for counters, frequency dividers Positive-edge-triggered T FF

28 T (toggle)flip-flops with enable

29 Liczniki asynchroniczny licznik szeregowy liczniki wyzwalane zboczem opadającym Wada licznika- opóźnienia wprowadzane podczas zmiany wartości proporcjonalne do liczby przerzutników

30 Liczniki licznik modulo 10 clkQaQbQcQd 00000 11000 20100 31100 40010 51010 60110 71110 80001 91001

31 Rejestry Rejestry służą do przechowywania informacji cyfrowej zapisanej w kodzie binarnym. Wpisana do rejestru informacja przechowywana jest do chwili wprowadzenia kolejnej, nowej informacji. Informacja ta może być również dostępna do odczytu.. Ze względu na sposób wprowadzania i wyprowadzania informacji rejestry dzielimy na: szeregowe – wejście i wyjście szeregowe (rejestry przesuwające) równoległe – wejście i wyjście równoległe (rejestry buforowe) szeregowo-równoległe – wejście szeregowe, wyjście równoległe równoległo-szeregowe – wejście równoległe, wyjście szeregowe. Podstawowym elementem rejestru są przerzutniki. Liczba bitów informacji jaka może być przechowywana w rejestrze jest nazywana długością rejestru i odpowiada liczbie przerzutników z których jest zbudowany rejestr.

32 A3A3 A2A2 A1A1 A0A0 t C rejestr A3A3 A2A2 A1A1 A0A0 C A3A3 A2A2 A1A1 A0A0 C A3A3 A2A2 A1A1 A0A0 C Wprowadzanie równoległe – wszystkie bity słowa informacji wprowadzamy jednocześnie, w jednym takcie zegara: Wprowadzanie szeregowe – słowo wprowadzamy bit po bicie w kolejnych taktach zegara: t1t1 t2t2 t3t3

33 Rejestry Najprostszym rejestrem jest przerzutnik D. Zestawienie kilku takich przerzutników, np. 8, bez żadnych połączeń pomiędzy nimi utworzy 8 – bitowy rejestr równoległy (sygnał zegarowy wspólny dla wszystkich przerzutników). C D Q Q

34 Rejestry wejście szeregowe, wyjście równoległe SIPO 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 we stan wy Za każdym impulsem zegarowym dane są przesuwane w o jedną pozycję w prawo

35 Rejestry Układy do przechowywania 1 lub wielu bitów danych. rejestry: równoległe i przesuwające wejście równoległe, wyjście równoległe PIPO P1Q1D1 P2Q2D2 P3Q3D3 P4Q4D4 CLK UST ZER


Pobierz ppt "Sumatory Półsumator A B S C Sposób realizacji półsumatora Układ wykonujący dodawanie dwóch jednobitowych liczb binarnych A i B: 0 + 0 = 0= 00 0 + 1 = 1="

Podobne prezentacje


Reklamy Google