Podstawy układów logicznych Wykład dla Wydziału Informatyki Prowadzi: Tadeusz ŁUBA, (GE pok. 472)

Organizacja Wykład Ćwiczenia dr G. Borowik Dr P. Tomaszewicz T. Łuba http://www.zpt.tele.pw.edu.pl

Egzamin... Ćwiczenia 40 pkt. Egzamin 60 pkt.

Łuba T.: Synteza układów logicznych. Oficyna Wydawnicza PW 2005 Literatura Astola J., Stankovic R.: Fundamentals of Switching Theory and Logic Design, Springer 2006. Minimization Algorithms for VLSI Synthesis, Kluwer Academic Publishers, Boston, 1984. Brown F. M.: Boolean Reasoning. The Logic of Boolean Equation, Kluwer Academic Publishers, 1990. Brzozowski J. A, Seger C-J.: Asynchronous Circuits, Springer Verlag, New York 1995. Brzozowski J., Łuba T.: Decomposition of Boolean Functions Specified by Cubes. Journal of Multiple-Valued Logic and Soft Computing. Vol. 9, pp. 377–417. Old City Publishing, Inc., Philadelphia 2003. De Micheli G.: Synthesis and Optimization of Digital Circuits. McGraw-Hill, New York, 1994. Również tłumaczenie polskie: Synteza i optymalizacja układów cyfrowych. WNT, Warszawa 1998. Devadas, S., Ghosh, A., and Keutzer, K. Logic Synthesis. McGraw-Hill, New York, 1994. Gajski D.D.: Principles of digital design. Prentice-Hall International, New jersey 1997. Hassoun S., Sasao T., Brayton R. (ed.): Logic Synthesis and Verification. Kluwer Academic Publishers, New York 2002. Iman S., Pedram M.: Logic Synthesis for Low Power VLSI Design, Kluwer Academic Publishers, 1999. Kamionka-Mikuła H., Małysiak H., Pochopień B.: Układy cyfrowe. Teoria i przykłady. Wyd. Pracowni Komputerowej Jacka Skalmierskiego. Gliwice 2003. Kania D.: Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL. Politechnika Śląska. Zeszyty Naukowe. Nr 1619. Gliwice 2004. Katz R. H.: Contemporary logic design. The Benjamin/Cummings Publishing Company, Inc., Redwood City, 1994 Kohavi Z.: Switching and Finite Automata Theory. Mc-Graw-Hill, New York, 1978. Kuźmicz W.: Układy ASIC w polskich realiach. Przegląd Telekomuni- kacyjny i Wiadomości Telekomunikacyjne, nr 8, pp. 457-460, 1995. Lala P.K.: Practical digital logic design and testing. Prentice-Hall, New Jersey 1996. Łuba T.(red.), Rawski M., Tomaszewicz P., Zbierzchowski B.: Synteza układów cyfrowych. WKŁ Warszawa 2003. Łuba T., Zbierzchowski B., Zbysiński P.: Układy reprogramowalne dla potrzeb telekomunikacji cyfrowej. Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne, nr 5, 2002. Łuba T.: Synteza układów logicznych. Oficyna Wydawnicza PW, Warszawa 2005. Łuba T.: Rola i znaczenie syntezy logicznej w technice cyfrowej układów programowalnych. Elektronika, str. 15 ¸ 19, nr 7-8, 2002. Łuba T., Jasiński K., Zbierzchowski B.: Programowalne układy przetwarzania sygnałów i informacji - technika cyfrowa w multimediach i kryptografii, Przegląd Telekomunikacyjny i Wiado- mości Telekomunikacyjne, str. 408-418, nr 8-9, 2003. Majewski W., Albicki A.: Algebraiczna teoria automatów. WNT, Warszawa 1980. Mikołajczak B.: Algebraiczna i strukturalna teoria automatów. PWN, Warszawa – Łódź 1985. Mulawka J.: Systemy ekspertowe. WNT, Warszawa 1996. Mrózek A., Płonka L.: Analiza danych metodą zbiorów przybliżonych. Zastosowania w ekonomii, medycynie i sterowaniu. Akademicka Oficyna Wydawnicza PLJ, Warszawa 1999. McCluskey E. J.: Logic design principles, with emphasis on testable semicustom circuits. Prentice-hall International, Inc., New Jersey 1986. Pawlak Z.:Rough Sets. Theoretical Aspects of Reasoning about Data, Kluwer Academic Publishers, 1999. Roth C. H.: Fundamentals of Logic Design. West Publ. CO., 1985. Salsic Z., Smailagic A.: Digital systems design and prototyping using field programmable logic. Kluwer Academic Publishers, 1997. Sasao T.: Switching Theory for Logic Synthesis, Kluwer Academic Publishers, 1999. Sasao T.: Logic Synthesis and Optimization. Kluwer Academic Publishers,1993. Słowiński R.(ed.): Intelligent Decision Support - Handbook of Applications and Advances of the Rough Sets Theory, Kluwer Academic Publishers, Dordrecht 1992. Scholl C.: Functional Decomposition with Application to FPGA Synthesis. Kluwer Academic Publisher, Boston 2001. Tyszer J.: Układy cyfrowe. Materiały pomocnicze do wykładów. Wyd. Politechniki Poznańskiej. Poznań 2000. Zieliński C.: Podstawy projektowania układów cyfrowych. PWN, Warszawa 2003. Zbysiński P., Pasierbiński J.: Układy programowalne – pierwsze kroki. Wyd. II, Wydawnictwo BTC. Warszawa 2004. Łuba T.: Synteza układów logicznych. Oficyna Wydawnicza PW 2005 Astola J., Stankovic R: Fundamentals of Switching Theory and Logic Design. Springer 2006

Literatura

Z układami logicznymi mamy do czynienia od dawna... Rok 1847

2008... Układ logiczny

Rozwój technologii miliony bramek logicznych

Układy te wytwarzane są w różnych technologiach… Full Custom Semi custom Układy programowalne układy zamawiane przez użytkownika układy projektowane przez użytkownika układy programowane przez użytkownika (PLD)

Układy programowalne (Programmable Logic Devices) to układy scalone, których właściwości funkcjonalne są definiowane nie przez producenta, lecz przez końcowego użytkownika. Najważniejsza cechą tych układów jest możliwość nadawania im (przez programowanie) określonych przez użytkownika cech funkcjonalnych, w jego laboratorium czy na biurku, a nie w fabryce. PLD

Układy FPGA (Field Programmable Gate Array) Configurable Logic Block (CLB) Logic Element (LE) Reprogramowania i rekonfiguracji

Układy programowalne wyrównują szanse…

Układ kryptograficzny F@*q~ PLD

Komputerowe systemy projektowania +

Komputerowe projektowanie… Języki opisu sprzętu… Hardware Description Language (HDL): Specyfikacja HDL Synteza funkcjonalna Synteza logiczna Odwzorowanie technologiczne

Wiedza niezbędna do opanowania sztuki komputerowego projektowania… Synteza logiczna Układy logiczne Odwzorowanie technologiczne Języki opisu sprzętu Układy cyfrowe Synteza funkcjonalna

Odwzorowanie technologiczne Nowe procedury syntezy logicznej Znaczenie syntezy logicznej… Niedoskonałość metod syntezy logicznej System komercyjny Specyfikacja HDL Synteza funkcjonalna Synteza logiczna Odwzorowanie technologiczne Nowe procedury syntezy logicznej

Systemy komercyjne i akademickie Komercyjne systemy projektowania nie nadążają za rozwojem technologii. Dlatego powstają Akademickie Systemy Syntezy Logicznej: niewygodne do bezpośredniego projektowania, ale… …generują wyniki niekiedy 10-krotnie lepsze bezpośrednio przyczyniając się do sukcesu rynkowego realizowanego układu cyfrowego

Przykład – prosty układ kombinacyjny .type fr .i 10 .o 2 .p 25 0101000000 00 1110100100 00 0010110000 01 0101001000 01 1110101101 10 0100010101 10 1100010001 00 0011101110 10 0001001110 10 0110000110 10 1110110010 01 0111100000 00 0100011011 00 0010111010 10 0110001110 00 0110110111 11 0001001011 11 1110001110 01 0011001011 01 0010011010 10 1010110010 00 0100110101 11 0001111010 00 1101100100 01 1001110111 11 .e Przykład – prosty układ kombinacyjny Układ kombinacyjny x0 x2 x3 x9 UK y0 y1

Realizacja funkcji F w systemie Quartus -- 02-05-14 09:21:40 -- PLA -> VHDL converter ver.1.02 library IEEE; use IEEE.STD_LOGIC_1164.all; entity bul is port(i : in std_logic_vector(1 to 10); o : out std_logic_vector(1 to 2)); end bul; architecture arch1 of bul is begin PLA: process(i) case i is when "0101000000" => o <= "00"; when "1110100100" => o <= "00"; when "0010110000" => o <= "10"; when "0101001000" => o <= "10"; when "1110101101" => o <= "01"; when "0100010101" => o <= "01"; when "1100010001" => o <= "00"; when "0011101110" => o <= "01"; when "0001001110" => o <= "01"; when "0110000110" => o <= "01"; when "1110110010" => o <= "10"; when "0111100000" => o <= "00"; when "0100011011" => o <= "00"; when "0010111010" => o <= "01"; when "0110001110" => o <= "00"; when "0110110111" => o <= "11"; when "0001001011" => o <= "11"; when "1110001110" => o <= "10"; when "0011001011" => o <= "10"; when "0010011010" => o <= "01"; when "1010110010" => o <= "00"; when "0100110101" => o <= "11"; when "0001111010" => o <= "00"; when "1101100100" => o <= "10"; when "1001110111" => o <= "11"; when others => o <= "XX"; end case; end process; end; QuartusII

Realizacja funkcji F w systemie Quartus -- 02-05-14 09:21:40 -- PLA -> VHDL converter ver.1.02 library IEEE; use IEEE.STD_LOGIC_1164.all; entity bul is port(i : in std_logic_vector(1 to 10); o : out std_logic_vector(1 to 2)); end bul; architecture arch1 of bul is begin PLA: process(i) case i is when "0101000000" => o <= "00"; when "1110100100" => o <= "00"; when "0010110000" => o <= "10"; when "0101001000" => o <= "10"; when "1110101101" => o <= "01"; when "0100010101" => o <= "01"; when "1100010001" => o <= "00"; when "0011101110" => o <= "01"; when "0001001110" => o <= "01"; when "0110000110" => o <= "01"; when "1110110010" => o <= "10"; when "0111100000" => o <= "00"; when "0100011011" => o <= "00"; when "0010111010" => o <= "01"; when "0110001110" => o <= "00"; when "0110110111" => o <= "11"; when "0001001011" => o <= "11"; when "1110001110" => o <= "10"; when "0011001011" => o <= "10"; when "0010011010" => o <= "01"; when "1010110010" => o <= "00"; when "0100110101" => o <= "11"; when "0001111010" => o <= "00"; when "1101100100" => o <= "10"; when "1001110111" => o <= "11"; when others => o <= "XX"; end case; end process; end; QuartusII 28 komórek (Stratix)

Odwzorowanie technologiczne Nowe procedury syntezy logicznej System Quartus Tradycyjne procedury syntezy logicznej Specyfikacja HDL Synteza funkcjonalna Synteza logiczna Odwzorowanie technologiczne Nowe procedury syntezy logicznej 23

Zagadka - jak zachowa się Quartus z nową procedurą? -- 02-05-14 09:21:40 -- PLA -> VHDL converter ver.1.02 library IEEE; use IEEE.STD_LOGIC_1164.all; entity bul is port(i : in std_logic_vector(1 to 10); o : out std_logic_vector(1 to 2)); end bul; architecture arch1 of bul is begin PLA: process(i) case i is when "0101000000" => o <= "00"; when "1110100100" => o <= "00"; when "0010110000" => o <= "10"; when "0101001000" => o <= "10"; when "1110101101" => o <= "01"; when "0100010101" => o <= "01"; when "1100010001" => o <= "00"; when "0011101110" => o <= "01"; when "0001001110" => o <= "01"; when "0110000110" => o <= "01"; when "1110110010" => o <= "10"; when "0111100000" => o <= "00"; when "0100011011" => o <= "00"; when "0010111010" => o <= "01"; when "0110001110" => o <= "00"; when "0110110111" => o <= "11"; when "0001001011" => o <= "11"; when "1110001110" => o <= "10"; when "0011001011" => o <= "10"; when "0010011010" => o <= "01"; when "1010110010" => o <= "00"; when "0100110101" => o <= "11"; when "0001111010" => o <= "00"; when "1101100100" => o <= "10"; when "1001110111" => o <= "11"; when others => o <= "XX"; end case; end process; end; 4 komórki CLB Procedura dekompozycji

Podsumowanie Realizacje różnych układów np. kryptograficznych, DSP, w strukturach PLD/FPGA, z zastosowaniem nowoczesnych metod syntezy logicznej, a w szczególności Akademickich Systemów Syntezy Logicznej, to – ze względu na dynamikę rozwoju technologii – szanse przede wszystkim dla aktualnie studiujących