VHDL VHDL – akronim: VHSIC (Very High Speed Integrated Circuit) Hardware Description Language Inicjatywa Departamentu Obrony z 1980 Cel: osiągnąć znaczny.

Prezentacja na temat: "VHDL VHDL – akronim: VHSIC (Very High Speed Integrated Circuit) Hardware Description Language Inicjatywa Departamentu Obrony z 1980 Cel: osiągnąć znaczny."— Zapis prezentacji:

1 VHDL VHDL – akronim: VHSIC (Very High Speed Integrated Circuit) Hardware Description Language Inicjatywa Departamentu Obrony z 1980 Cel: osiągnąć znaczny postęp w technologii VLSI, także potrzeba standardowego języka opisowego 17 milionów USD na bezpośredni rozwój VHDL, 16 milionów USD na rozwój narzędzi projektowych

2 VHDL W 1983 kontrakt na rozwój VHDL przyznany zespołowi Intermetrics, IBM i Texas Instruments W 1987 VHDL został standardem IEEE , w 1988 – standardem ANSI W 1993 – druga rewizja standardu VHDL VHDL jest też standardem europejskim IEC 61691

3 VHDL - zalety Pozwala stosować różne metodologie projektowe (od ogółu do szczegółu, od szczegółu do ogółu) Niezależny od technologii implementacyjnej Możliwy opis o różnym stopniu abstrakcji (od black box do poziomu bramek) Standard językowy ułatwia komunikację, dokumentację, rozwój narzędzi Pozwala dobrze zarządzać projektem m.in. poprzez hierarchiczną strukturę pakietów i bibliotek

4 VHDL, Verilog VHDL – bardziej podobny do ADA, Pascal
Verilog – bardziej podobny do C Większość firm US używa Verilog Większość firm europejskich + Intel + Texas Instruments używa VHDL VHDL jest lepiej wyposażony do tworzenia złożonych, zmieniających się projektów

5

6 Opis w języku VHDL

7 Przykład realizacji VHDL
Blok dodawania jednobitowego wejścia, wyjścia jednobitowe kiedy enable = ‘1’, wyjście result równe jest x+y kiedy enable = ‘1’, wyjście carry równe jest przeniesieniu z dodawania x+y kiedy enable = ‘0’, wszystkie wyjścia mają wartość ‘0’

8 Przykład realizacji VHDL

9 Przykład realizacji VHDL
Najpierw jest definiowany interfejs jednostki projektowej

10 Przykład realizacji VHDL
Architektura – opis behawioralny, algorytmiczny (funkcjonalny)

11 Przykład realizacji VHDL
Architektura – opis ścieżki danych (funkcjonalny)

12 Przykład realizacji VHDL
Architektura – opis strukturalny

13 Przykład realizacji VHDL

14 Przykład realizacji VHDL

15 Jednostka

16 Jednostka Składnia

17 Jednostka - przykład Poszczególne deklaracje są w istocie deklaracjami sygnałów

18 Użycie generic

19 Sygnały Wewnętrzne deklaracje sygnałów w architekturze: Sygnały:
kanały komunikacyjne - „przewody” każdy sygnał ma swoją historię (może być zanotowana zmiana sygnału) sygnał może być ustawiany przez jedno lub więcej źródeł (nośniki – drivers); jeśli źródeł jest wiele (równoległe procesy), to potrzebne jest rozstrzyganie (resolution) konfliktów (która wartość „wygrywa”)

20 Typy Później dokładniej, ale podstawowe: BIT
BIT_VECTOR (np. BIT_VECTOR(0 TO 7) STD_LOGIC STD_LOGIC_VECTOR (np.. STD_LOGIC_VECTOR(7 DOWNTO 0) INTEGER

21 Typy Wartości BIT: ‘0’, ‘1’ Wartości STD_LOGIC:

22 Typy Typ STD_LOGIC zdefiniowany w pakiecie std_logic_1164, zdefiniowanym przez standard IEEE 1164 Pakiet zawiera deklaracje potrzebne do stosowania logiki dziewięciowartościowej

23 Std_logic_1164 M.in. funkcja rozstrzygania:

24 Sygnały Wartości sygnałów wektorowych zapisywane są w cudzysłowiu, np.: „ ”

25 Architektura Składnia: np.:

26 Architektura Część deklaracyjna może obejmować deklaracje stałych, typów, sygnałów, funkcji, komponentów Równoległe instrukcje mogą być przypisaniami sygnałów (styl ścieżki danych), procesami (styl algorytmiczny), instrukcjami mapowania interfejsów komponentów (styl strukturalny)

27 Architektura Jedna jednostka (entity) może mieć wiele architektur
Jedna architektura jest zdefiniowana tylko dla jednej jednostki Wybór architektury dla jednostki w konkretnej implementacji rozstrzyga się za sprawą tzw. poleceń konfiguracyjnych

28 Instrukcja przypisania sygnału

29 Instrukcja przypisania sygnału
Podstawowa forma: sygnal <= wyrażenie Np.: carry <= ‘0’; result <= x xor y; q <= „0110”;

30 Instrukcja przypisania sygnału
Pełna składnia:

31 Operatory q <= „0110” & ”0000”; - sklejenie (konkatenacja)

32 Opóźnienie w instrukcji przypisania
W opisywanym bloku występuje opóźnienie propagacyjne (inercyjne albo transportowe)

33 Inercyjny model opóźnienia
Impulsy krótsze niż czas inercji nie propagują się

34 Transportowy model opóźnienia
Wyjście jest opóźnioną kopią wejścia

35 Model opóźnienia Domyślny model opóźnienia w VHDL to model inercyjny:
Model transportowy:

36 Przykład

37 Warunkowe przypisanie sygnału