VHDL VHDL – akronim: VHSIC (Very High Speed Integrated Circuit) Hardware Description Language Inicjatywa Departamentu Obrony z 1980 Cel: osiągnąć znaczny.

Slides:



Advertisements
Podobne prezentacje
VHDL Today, Verilog HDL is an accepted IEEE standard. In 1995, the original standard IEEE was approved. IEEE is the latest Verilog.
Advertisements

REALIZACJA REGULATORA PID W UKŁADZIE FPGA
Katarzyna Szafrańska kl. II ti
Inżynieria Systemów Programowalnych Część I
JĘZYK VHDL Geneza: komputerowa symulacja układu cyfrowego, Departament Obrony USA opis skomplikowanego systemu w postaci schematu jest nieczytelny, szybkie.
Projektowanie w cyklu życia oprogramowania
Wprowadzenie.
Wprowadzenie do C++ Zajęcia 2.
Obiektowe metody projektowania systemów Design Patterns STRATEGY.
Informatyka Stosowana
CPU.
Instrukcje strukturalne
25/08/2001 Bazy danych II 1 Piotr Górczyński Wstęp do SQL.
Architektura systemu Gra strategiczna „Strusia Jama”
Technologie XML Mgr inż. Michał Jaros Technologie XML wykład 1.
Co UML może zrobić dla Twojego projektu?
Najczęściej popełniane błędy w VHDL’u
SCHEMATY REALIZACJI PRZEDSIĘWZIĘĆ BUDOWLANYCH
Pakiety i ATD 1 Definicja. Pakietem albo jednostką programową nazywamy grupę logicznie powiązanych elementów, które mogą być typami, podtypami, obiektami.
Ogólne jednostki programowe 1
Typy prywatne 1 Typy prywatne W Adzie typy prywatne (private types) służą do bezpiecznego udostępniania danych zdefiniowanych w pakiecie, z którego korzysta.
Wykład 2 struktura programu elementy języka typy zmienne
Enteprise Java Beans Emil Wcisło.
Wstęp do programowania obiektowego
Interfejs IEEE 488 Historia standardu; własności interfejsu;
Wprowadzenie do programowania w języku Turbo Pascal
LEKCJA 2 URZĄDZENIA SIECIOWE
C.d. wstępu do tematyki RUP
1 Projektowanie systemów komputerowych System informatyczny (SI) System oprogramowania (software) Program1 Program2 ProgramN... Platforma sprzętowa (hardware)
1 Projektowanie systemów komputerowych System informatyczny (SI) System oprogramowania (software) Program1 Program2 ProgramN... Platforma sprzętowa (hardware)
Koncepcja realizacji testów jednostkowych w języku VHDL
Wykonawcy:Magdalena Bęczkowska Łukasz Maliszewski Piotr Kwiatek Piotr Litwiniuk Paweł Głębocki.
Układy kombinacyjne cz.2
Instytut Tele- i Radiotechniczny WARSZAWA
Funkcje logiczne i ich realizacja. Algebra Boole’a
1 Wykład 8 Podprogramy. 2 Pojęcie i istota stosowania dzielenie programu na części (logicznie spójne) - nazwane - niezależne od pozostałych części - z.
Mikroprocesory.
InTouch.
FIX FULLY INTEGRATED CONTROL SYSTEM W PEŁNI ZINTEGROWANY SUSTEM WIZUALIZACJI.
Instrukcje iteracyjne
Podstawy informatyki 2013/2014
Programowanie obiektowe – język C++
Rational Unified Process Implementacja Aleksandra Reiman, gr. I-52.
Komendy SQL do pracy z tabelami i bazami
Unified Modeling Language - Zunifikowany Język Modelowania
Service Oriented Architecture
C++.
Moduł III Definiowanie i planowanie zadań typu P 1.
Złożone układy kombinacyjne
Treści multimedialne - kodowanie, przetwarzanie, prezentacja Odtwarzanie treści multimedialnych Andrzej Majkowski 1 informatyka +
KARTY DŹWIĘKOWE.
Komputerowe wspomaganie projektowania
Systemy informatyczne
HTML Hyper Text Markup Language komputerowe Esperanto cz. I historia, struktura dokumentu.
Tester wbudowany BIST dla analogowych układów w pełni różnicowych październik 2009.
Waldemar Bartyna 1 Programowanie zaawansowane LINQ to XML.
FIX FULLY INTEGRATED CONTROL SYSTEM W PEŁNI ZINTEGROWANY SUSTEM WIZUALIZACJI.
Podsumowanie wiedzy MPDI2 sem.3 INFORMATYKA. tworzenie nowego pliku i katalogu, nawigacja po katalogach, listowanie zawartości katalogu, zmiana nazw,
Struktura systemu operacyjnego
MAS Rafał Hryniów. Agenda  Zasady  Referaty  Projekt  Kolosy.
Media Cyfrowe  Media cyfrowe to dowolna forma (lub format) prezentacji i użytkowania treści (np. tekstowych, graficznych, audiowizualnych), które są.
(c) InMoST 2006 Plan szkolenia ▪ Wprowadzenie (9:00-10:30): Czym jest szacowanie? (MO) Systematyczne podejście do planowania (ŁO) Planowanie, a kalendarz.
Algorytmy, sposoby ich zapisu.1 Algorytm to uporządkowany opis postępowania przy rozwiązywaniu problemu z uwzględnieniem opisu danych oraz opisu kolejnych.
Projektowanie systemów cyfrowych z wykorzystaniem języka VHDL Układy kombinacyjne.
Projektowanie systemów cyfrowych z wykorzystaniem języka VHDL
Strukturalny język zapytań SQL - historia
Założenia projektowe Javy
Modele baz danych - spojrzenie na poziom fizyczny
Zapis prezentacji:

VHDL VHDL – akronim: VHSIC (Very High Speed Integrated Circuit) Hardware Description Language Inicjatywa Departamentu Obrony z 1980 Cel: osiągnąć znaczny postęp w technologii VLSI, także potrzeba standardowego języka opisowego 17 milionów USD na bezpośredni rozwój VHDL, 16 milionów USD na rozwój narzędzi projektowych

VHDL W 1983 kontrakt na rozwój VHDL przyznany zespołowi Intermetrics, IBM i Texas Instruments W 1987 VHDL został standardem IEEE 1076-1987, w 1988 – standardem ANSI W 1993 – druga rewizja standardu VHDL VHDL jest też standardem europejskim IEC 61691

VHDL - zalety Pozwala stosować różne metodologie projektowe (od ogółu do szczegółu, od szczegółu do ogółu) Niezależny od technologii implementacyjnej Możliwy opis o różnym stopniu abstrakcji (od black box do poziomu bramek) Standard językowy ułatwia komunikację, dokumentację, rozwój narzędzi Pozwala dobrze zarządzać projektem m.in. poprzez hierarchiczną strukturę pakietów i bibliotek

VHDL, Verilog VHDL – bardziej podobny do ADA, Pascal Verilog – bardziej podobny do C Większość firm US używa Verilog Większość firm europejskich + Intel + Texas Instruments używa VHDL VHDL jest lepiej wyposażony do tworzenia złożonych, zmieniających się projektów

Opis w języku VHDL

Przykład realizacji VHDL Blok dodawania jednobitowego wejścia, wyjścia jednobitowe kiedy enable = ‘1’, wyjście result równe jest x+y kiedy enable = ‘1’, wyjście carry równe jest przeniesieniu z dodawania x+y kiedy enable = ‘0’, wszystkie wyjścia mają wartość ‘0’

Przykład realizacji VHDL

Przykład realizacji VHDL Najpierw jest definiowany interfejs jednostki projektowej

Przykład realizacji VHDL Architektura – opis behawioralny, algorytmiczny (funkcjonalny)

Przykład realizacji VHDL Architektura – opis ścieżki danych (funkcjonalny)

Przykład realizacji VHDL Architektura – opis strukturalny

Przykład realizacji VHDL

Przykład realizacji VHDL

Jednostka

Jednostka Składnia

Jednostka - przykład Poszczególne deklaracje są w istocie deklaracjami sygnałów

Użycie generic

Sygnały Wewnętrzne deklaracje sygnałów w architekturze: Sygnały: kanały komunikacyjne - „przewody” każdy sygnał ma swoją historię (może być zanotowana zmiana sygnału) sygnał może być ustawiany przez jedno lub więcej źródeł (nośniki – drivers); jeśli źródeł jest wiele (równoległe procesy), to potrzebne jest rozstrzyganie (resolution) konfliktów (która wartość „wygrywa”)

Typy Później dokładniej, ale podstawowe: BIT BIT_VECTOR (np. BIT_VECTOR(0 TO 7) STD_LOGIC STD_LOGIC_VECTOR (np.. STD_LOGIC_VECTOR(7 DOWNTO 0) INTEGER

Typy Wartości BIT: ‘0’, ‘1’ Wartości STD_LOGIC:

Typy Typ STD_LOGIC zdefiniowany w pakiecie std_logic_1164, zdefiniowanym przez standard IEEE 1164 Pakiet zawiera deklaracje potrzebne do stosowania logiki dziewięciowartościowej

Std_logic_1164 M.in. funkcja rozstrzygania:

Sygnały Wartości sygnałów wektorowych zapisywane są w cudzysłowiu, np.: „0110110”

Architektura Składnia: np.:

Architektura Część deklaracyjna może obejmować deklaracje stałych, typów, sygnałów, funkcji, komponentów Równoległe instrukcje mogą być przypisaniami sygnałów (styl ścieżki danych), procesami (styl algorytmiczny), instrukcjami mapowania interfejsów komponentów (styl strukturalny)

Architektura Jedna jednostka (entity) może mieć wiele architektur Jedna architektura jest zdefiniowana tylko dla jednej jednostki Wybór architektury dla jednostki w konkretnej implementacji rozstrzyga się za sprawą tzw. poleceń konfiguracyjnych

Instrukcja przypisania sygnału

Instrukcja przypisania sygnału Podstawowa forma: sygnal <= wyrażenie Np.: carry <= ‘0’; result <= x xor y; q <= „0110”;

Instrukcja przypisania sygnału Pełna składnia:

Operatory q <= „0110” & ”0000”; - sklejenie (konkatenacja)

Opóźnienie w instrukcji przypisania W opisywanym bloku występuje opóźnienie propagacyjne (inercyjne albo transportowe)

Inercyjny model opóźnienia Impulsy krótsze niż czas inercji nie propagują się

Transportowy model opóźnienia Wyjście jest opóźnioną kopią wejścia

Model opóźnienia Domyślny model opóźnienia w VHDL to model inercyjny: Model transportowy:

Przykład

Warunkowe przypisanie sygnału