Elektroniczna aparatura medyczna cz. 15

Polska Norma PN-EN 60601-1:1999 Medyczne urządzenia elektryczne. Wymagania ogólne dotyczące bezpieczeństwa podstawowego oraz funkcjonowania zasadniczego. Norma ta jest stosowana wraz z dodatkowymi, tzw. normami uzupełniającymi bądź szczegółowymi. PN-EN 60601-1-1:2002 Medyczne urządzenia elektryczne. Część 1-1: Ogólne wymagania bezpieczeństwa. Norma uzupełniająca: Wymagania bezpieczeństwa medycznych systemów elektrycznych (oryg.) PN-EN 60601-1:2006 Medyczne urządzenia elektryczne. Część 1: Ogólne wymagania bezpieczeństwa i podstawowe wymagania techniczne (oryg.)

PN-EN 60601-1:2011 Medyczne urządzenia elektryczne. Część 1: Wymagania ogólne dotyczące bezpieczeństwa podstawowego oraz funkcjonowania zasadniczego Zastępuje: PN-EN 60601-1:2006 PN-EN 60601-1:2011/A11:2011 Medyczne urządzenia elektryczne. Część 1: Wymagania ogólne dotyczące bezpieczeństwa podstawowego oraz funkcjonowania zasadniczego (oryg.)

Zasilacze medyczne http://xppower.com/page.php?pagename=Medical&lang=EN http://zasilacze-medyczne.pl/

XP Power certyfikuje wszystkie zasilacze na zgodność z trzecią edycją normy Międzynarodowej Komisji Elektrotechnicznej EN 60601-1 (przy zwielokrotnionymi dwukrotnie w większości zasilaczy środkami ochrony pacjenta), a także testuje zasilacze również na zgodność z edycją drugą. Ma to sens ze względu na to, że certyfikowanie zgodnie z 2 x MOPP (Means Of Patient Protection) w 3. edycji jest równoważne z edycją 2. pod względem spełnienia wymagań odnośnie odległości separacji, schematów izolowania, oraz wytrzymałości na przebicie. Oznacza to, że producenci sprzętu OEM będą mogli żądać poziomu bezpieczeństwa zasilacza przynajmniej takiego, jakiego wymaga aktualna norma (edycja 2.) i utrzymania certyfikowania sprzętu na zgodność z normą 2. nawet wtedy, gdy zasilacz ma certyfikat edycji 3. (2 x MOPP).

Podczas, gdy druga edycja dotyczyła po prostu podstawowych aspektów bezpieczeństwa po to, aby zapewnić odporność na wszystkie zagrożenia elektryczne, mechaniczne, termiczne, oraz radiację; to nie wymagała jednak od urządzeń, aby jednocześnie funkcjonowały i spełniały nadal kryteria testowe bazujące na wyniku dobry/zły, czego nie brały też pod uwagę specyfikacje podstawowych parametrów testowanych urządzeń. Uwzględniając te ograniczenia, trzecia edycja wprowadza specyfikację „parametrów podstawowych”, która wymaga od sprzętu kontynuacji funkcjonowania w trakcie procesu testowego zgodnie z założeniami jego konstruktora.

W zakresie bezpieczeństwa elektrycznego, nowa norma wymaga nadal, aby sprzęt dysponował dwoma środkami ochrony (MOP) takimi, że w przypadku wystąpienia awarii w jednym obszarze, drugi mechanizm będzie chronić operatora i/lub pacjenta przed porażeniem prądem elektrycznym. Trzecia edycja normy IEC60601-1 wymaga obecności dwóch środków ochrony (MOP), lub barier izolujących tam, gdzie może pacjent może wejść w kontakt ze sprzętem. Norma pozwala na stosowanie trzech podejść do zagadnienia obrony przed zagrożeniami, których można używać w różnych kombinacjach — izolacja ochronna, uziemienie ochronne, oraz impedancja ochronna.

Czynnością podstawową na początku procesu projektowania urządzenia jest, określenie paru elementów kluczowych w tym klasy ochronności, i czy konstrukcja tego urządzenia będzie bazować na doprowadzeniu masy uziemienia ochronnego. Powyższe uwagi rozciągają się też na “element przykładany”, który, o ile istnieje, jest celowo dołączany do pacjenta. Takie przykładane elementy są oddzielnie klasyfikowane pod względem zapewnianego przez nie poziomu ochrony przed wstrząsem elektrycznym.

Dla zasilaczy trzecia edycja normy różni się znacznie od drugiej, szczególnie pod względem ochrony operatora sprzętu, oraz pacjenta w zakresie kategorii Ochrony Operatora (MOOP) i Ochrony Pacjenta (MOPP). Różnica wynika z całkiem innej izolacji ochronnej i wymagań odnośnie izolacji stawianym układom, z którymi może zetknąć się zarówno operator jak i pacjent. Norma narzuca jeszcze, aby były spełnione wymagania odnośnie prądu upływowego. W przypadku zasilaczy oznacza to prąd upływowy nie większy niż 300 µA (w USA) i 500 µA (w UE).

Zasilacz przeznaczony do urządzenia medycznego powinien zapewniać najwyższy stopień ochrony, w celu zredukowania do minimum ryzyka porażenia prądem elektrycznym. XP Power zadecydowała, aby jej zasilacze miały kategorię 2 x MOPP w obszarze od wejścia do wyjścia (od wejścia napięcia sieciowego do wyjścia napięcia stałego). Zapewnia to odbiorcom elastyczność, oraz pewność, że zminimalizowali ryzyko porażenia prądem elektrycznym.

PLD (ang. Programmable Logic Device) – układ elektroniczny o programowalnej strukturze Układ PLD może zostać zaprogramowany tak, żeby działał jak dowolny układ cyfrowy. Ograniczeniem jest tylko wielkość zasobów układu PLD, czyli liczba wewnętrznych elementów które można zaprogramować. Układy programowalne nie są procesorami, ponieważ procesor to układ o stałej strukturze wewnętrznej, natomiast struktura bramek logicznych w układach PLD zależy od tego jak zaprogramujemy dany układ. Najważniejsze typy układów PLD to: SPLD, CPLD, FPGA Strukturę układu PLD definiuje się zazwyczaj przy pomocy języka opisu sprzętu – HDL (Hardware Description Language).

SPLD (ang. Simple Programmable Logic Device) – grupa prostych programowalnych układów elektronicznych pierwszej generacji. Z powodu stosunkowo ograniczonych możliwości logicznych służyły głównie jako układy zastępujące klasyczne obwody logiczne. CPLD (ang. Complex Programmable Logic Device) – złożone programowalne układy elektroniczne. Układy te są koncepcyjnie podobne do SPLD, mają większe zasoby logiczne i możliwości funkcjonalne. Architektura hierarchiczna oparta na makrokomórkach logicznych (od kilkudziesięciu do kilkuset). Zazwyczaj od 4 do 16 makrokomórek jest połączonych w większe bloki funkcjonalne. Większa liczba bloków jest łączona za pomocą matrycy połączeniowej kluczy, której zdolność łączeniowa określa, w jakim stopniu układ jest programowalny.

FPGA Field Programmable Gate Array (bezpośrednio programowalna macierz bramek) – rodzaj programowalnego układu logicznego. Układy FPGA są zazwyczaj wolniejsze od odpowiadających im układów ASIC i pobierają więcej mocy. Natomiast krótszy jest czas ich projektowania, niższe koszty produkcji (dla małych serii). Istnieje obecnie możliwość wykonania tzw. Hard-Copy układu FPGA, czyli układu scalonego o funkcjonalności takiej jak wgrany do układu FPGA projekt. Układ taki jest szybszy i pobiera mniej mocy.

ASIC (ang. Application Specific Integrated Circuit) – typ elektronicznych układów scalonych zaprojektowanych do realizacji z góry ściśle określonego zadania. Zaleta - potrafią zastąpić cały zestaw układów ogólnego przeznaczenia realizujących tę samą funkcję przez co są od nich mniejsze, tańsze, szybsze, zużywają mniej energii, są bardziej niezawodne oraz potrafią zrealizować nowe funkcje zgodnie z pomysłem projektanta. Dodatkowo poprzez zastosowania pojedynczego chipu obniżają się koszty projektowania, produkcji i montażu płytek drukowanych i uruchamiania. Wada - wysoki koszt opracowania, a więc wysoki koszt jednostkowy przy niewielkiej produkcji, mniejsza uniwersalność w porównaniu do na przykład mikroprocesorów oraz długi czas projektowania.

Do budowy prototypów układów ASIC lub w przypadku niedużej produkcji stosuje się technologię FPGA. Układy, które w jednej obudowie mieszczą kompletną funkcjonalność urządzenia, nazywa się SoC. SoC (System-on-a-chip) lub SOC (System On Chip) mianem tym określa się układ scalony zawierający kompletny system elektroniczny, w tym układy cyfrowe, analogowe (także radiowe) oraz cyfrowo-analogowe. Typowym obszarem zastosowań SoC są systemy wbudowane.

Opracowywanie układów SoC przebiega równolegle w dwóch procesach: rozwijana jest baza sprzętowa oraz programowa, integrująca mikroprocesor, mikrokontroler lub rdzeń DSP z peryferiami i interfejsami. Kluczowym etapem podczas projektowania układów SoC jest emulacja bloków sprzętowych na platformie FPGA połączona z rozwijaniem sterowników programowych. Następnym krokiem jest zaprojektowanie struktury SoC w pojedynczym układzie scalonym. Następnie sprawdzana jest poprawność funkcjonowania układów scalonych z użyciem języków HDL. OMAP (Open Multimedia Application Platform) – seria układów SOC firmy Texas Instruments

Rozwiązania dla systemów znieczulenia - Texas Instruments

Wbudowany wieleparametrowy przenośny monitoring pacjenta z OMAP- Texas Instruments

Potrzeba minimalizacji kosztów opieki zdrowotnej nakazuje świadczeniodawcom, aby przenieść leczenie i monitorowanie pacjenta poza szpital. Zapewnienie opieki zdrowotnej w gęsto zaludnionych obszarach wiejskich i obszarach oddalonych w gospodarkach wschodzących napędza na potrzebę zdalnego monitorowania pacjenta i telemedycyny. Najważniejsze wymagania dotyczące monitorowania pacjenta to przenośność, łatwość użycia, bardzo wysoką wydajność, możliwość uruchamiania wielomodalnej analizy i niższe koszty. Technologia TI OMAP ™, z wbudowanym ARM ® i rdzeniami procesora DSP, bezpośrednio rozwiązuje te problemy, więc producenci mogą dostarczać potężnych urządzeń medycznych, które są łatwiejsze w użyciu, dostępny i niedrogi.

Historia techniki cyfrowej 3000 lat p.n.e. magiczne symbole chińskie 8 sekcji 3 elementowych kombinacji binarnych 1700 lat p.n.e. papirus, starożytny Egipt mnożenie binarne

ENIAC - The first electronic computer (1946) 140KW 100 kHz 5,000 additions per second 500 multiplications per second 18,000 vacuum tubes 70 000 resistors, 10 000 capacitors 6,000 switches 30m * 3m * 1m

Liczba tranzystorów w procesorze w tysiącach Transistor Counts 1 Billion Transistors K 1,000,000 100,000 Pentium® III 10,000 Pentium® II Pentium® Pro 1,000 Pentium® i486 i386 100 80286 10 8086 Source: Intel 1 1975 1980 1985 1990 1995 2000 2005 2010 Projected

Tranzystor w układzie scalonym kosztuje niewiele cost: ¢-per-transistor 1 Fabrication capital cost per transistor (Moore’s law) 0.1 0.01 0.001 0.0001 0.00001 0.000001 0.0000001 1982 1985 1988 1991 1994 1997 2000 2003 2006 2009 2012

Wielkość pojedynczego tranzystora

Inna klasyfikacja układów programowalnych Full-Custom ASICs Semi-Custom ASICs User Programmable PLD FPGA

Off-the-shelf High performance Low development cost Low power Co wybrać? Off-the-shelf High performance Low development cost Low power Short time to market Low cost in high volumes Reconfigurability ASICs CPLD/FPGAs

Co wybrać?

Full (Fully) Custom Design: technika wymaga zaawansowanych metod optymalizacji, bramki, tranzystory i połączenia projektowane i optymalizowane przez projektanta. Semi Custom Design: technika stosowana do projektowania dużych układów, bramki, tranzystory i połączenia projektowane i optymalizowane przez program, w procesie projektowania używa się języków HDL (VHDL, Verilog).

PLD - ASIC – Full Custom Design CMOS Inverter in out technika stosowana do projektowania małych systemów, optymalizowane w sposób specyficzny, projektowanie na poziomie analogowym, długi cykl projektowy, nie występują struktury CPLD i FPGA. maskowanie synteza struktury pakowanie, kontrola jakości

PLD - ASIC – Semi Custom Design Założenia projektowe Modelowanie w języku HDL Synteza (ze standardowych modułów - cel) Symulacja oraz weryfikacja Fizyczne/geometryczne rozmieszczenie oraz trasowanie połączeń Montaż chip-ów Kontrola jakości -- realizowane z użyciem specjalistycznych narzędzi -- z użyciem specjalistycznego wyposażenia produkcyjnego -- z użyciem specjalistycznego oprzyrządowania elastyczna, krótki cykl projektowy, odpowiednia dla krótkich serii PLD FPGA or CPLD Xilinx, Altera Dwie różne drogi syntezy : Real ASIC chip Fab (TSMC, UMC, ..) Standard cell sztywna, długi cykl projektowy, długie serie redukujące koszt jednostkowy

PLD - ASIC – Semi Custom Design Wymagania projektowe Synteza wysokiego poziomu Projektowanie funkcjonalne Behavioralna reprezentacja Boolowskie równania i RTL Symulacja behawioralna Synteza logiczna Projektowanie logiczne Weryfikacja logiczna, Symulacja logiczna, Testowanie Strukturalna reprezentacja Bramki, połączenia Cell generator Projektowanie układu Strukturalna reprezentacja Tranzystory i połączenia Układowa analiza i symulacja Przyporządkowanie, Rozmieszczenie, Trasowanie Fizyczne projektowanie Fizyczna reprezentacja Maskowanie, połączenia Dekompozycja układu

Systemy HardCopy® ASICs

Klasyfikacja małych układów programowalnych - układy SPLD Stała AND matryca (dekoder) Programowalna OR matryca Programowalne połączenia (Programmable) Read-Only Memory (ROM) INPUT OUTPUT Programowalna OR matryca Programowalne połączenia Programmable Logic Array (PLA) AND matryca INPUT OUTPUT Programowalna AND matryca Stała OR matryca Programmable Array Logic (PAL) Devices INPUT OUTPUT F/F

Pamięć ROM jako układ SPLD

Układ PLA

Układ PAL realizujący funkcję logiczną

Matryca programowalna AND zawiera zawiera 64 wiersze i 32 kolumny. PAL 16L8 Do 16 wejść i 8 wyjść w 20 nóżkowej obudowie. 7 bramek AND na stałe połączonych z bramką OR. Matryca programowalna AND zawiera zawiera 64 wiersze i 32 kolumny.

Porównanie CPLD i FPGA Układy różnią się: wielkością, techniką programowania, złożonością matryc PLD.

W układach CPLD/FPGA makrokomórki połączone w większe zespoły wraz z lokalną siecią połączeniową LI oraz dodatkowymi elementami stanowią bloki LAB (Logic Array Block)

Makrokomórka współczesnego FPGA/CPLD – Logic Element/Logic Cell LUT służy do implementacji logiki kombinacyjnej, Przerzutnik używany jest do syntezy układów sekwencyjnych, Element posiada dodatkowe składniki (not shown): Carry logic do syntezy funkcji arytmetycznych Elementy Expansion logic do łączenia w większe struktury niż 4 wejściowe LUT Out Select D Q A B C Clock

Istota programowania układów CPLD/FPGA polega na tworzeniu połączeń

Istnieją trzy podstawowe techniki umożliwiające realizację programowalnych połączeń układów PLD: SRAM EPROM / EEPROM / FLASH Antifuse Cechy tych programowalnych przełączników, takie jak rozmiar, ulotność, technologia wytwarzania, opór przewodzenia i pojemność określają większość cech PLD. komórka pamięci RAM wykorzystuje przerzutnik złożony z 6 tranzystorów do pamiętania bitu, dane są pamiętane dopóki układ jest zasilany, pamięć jest programowalna w układzie, zajmuje ona stosunkowo dużą powierzchnię, liczba programowań jest nieograniczona.

Switch Matrix Operation Before Programming After Programming 6 pass transistors per switch matrix interconnect point Pass transistors act as programmable switches Pass transistor gates are driven by configuration memory cells

Architektura układów FPGA/CPLD

Quartus II

Quartus II