Pobieranie prezentacji. Proszę czekać

Pobieranie prezentacji. Proszę czekać

1 Podstawy układów logicznych Prowadzi: Tadeusz ŁUBA, (GE pok. 472) Wykład dla Wydziału Informatyki.

Podobne prezentacje


Prezentacja na temat: "1 Podstawy układów logicznych Prowadzi: Tadeusz ŁUBA, (GE pok. 472) Wykład dla Wydziału Informatyki."— Zapis prezentacji:

1

2 1 Podstawy układów logicznych Prowadzi: Tadeusz ŁUBA, (GE pok. 472) Wykład dla Wydziału Informatyki

3 Organizacja Wykład Ćwiczenia http://www.zpt.tele.pw.edu.pl dr G. Borowik Dr P. Tomaszewicz T. Łuba

4 3 Egzamin... Ćwiczenia 40 pkt. Egzamin 60 pkt.

5 4 Literatura 1. Astola J., Stankovic R.: Fundamentals of Switching Theory and Logic Design, Springer 2006. 1. Minimization Algorithms for VLSI Synthesis, Kluwer Academic Publishers, Boston, 1984. 2. Brown F. M.: Boolean Reasoning. The Logic of Boolean Equation, Kluwer Academic Publishers, 1990. 3. Brzozowski J. A, Seger C-J.: Asynchronous Circuits, Springer Verlag, New York 1995. 4. Brzozowski J., Łuba T.: Decomposition of Boolean Functions Specified by Cubes. Journal of Multiple-Valued Logic and Soft Computing. Vol. 9, pp. 377–417. Old City Publishing, Inc., Philadelphia 2003. 5. De Micheli G.: Synthesis and Optimization of Digital Circuits. McGraw-Hill, New York, 1994. Również tłumaczenie polskie: Synteza i optymalizacja układów cyfrowych. WNT, Warszawa 1998. 6. Devadas, S., Ghosh, A., and Keutzer, K. Logic Synthesis. McGraw-Hill, New York, 1994. 7. Gajski D.D.: Principles of digital design. Prentice-Hall International, New jersey 1997. 8. Hassoun S., Sasao T., Brayton R. (ed.): Logic Synthesis and Verification. Kluwer Academic Publishers, New York 2002. 9. Iman S., Pedram M.: Logic Synthesis for Low Power VLSI Design, Kluwer Academic Publishers, 1999. 10. Kamionka-Mikuła H., Małysiak H., Pochopień B.: Układy cyfrowe. Teoria i przykłady. Wyd. Pracowni Komputerowej Jacka Skalmierskiego. Gliwice 2003. 11. Kania D.: Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL. Politechnika Śląska. Zeszyty Naukowe. Nr 1619. Gliwice 2004. 12. Katz R. H.: Contemporary logic design. The Benjamin/Cummings Publishing Company, Inc., Redwood City, 1994 13. Kohavi Z.: Switching and Finite Automata Theory. Mc-Graw-Hill, New York, 1978. 14. Kuźmicz W.: Układy ASIC w polskich realiach. Przegląd Telekomuni- kacyjny i Wiadomości Telekomunikacyjne, nr 8, pp. 457-460, 1995. 15. Lala P.K.: Practical digital logic design and testing. Prentice-Hall, New Jersey 1996. 16. Łuba T.(red.), Rawski M., Tomaszewicz P., Zbierzchowski B.: Synteza układów cyfrowych. WKŁ Warszawa 2003. 17. Łuba T., Zbierzchowski B., Zbysiński P.: Układy reprogramowalne dla potrzeb telekomunikacji cyfrowej. Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne, nr 5, 2002. 19.Łuba T.: Synteza układów logicznych. Oficyna Wydawnicza PW, Warszawa 2005. 19.Łuba T.: Rola i znaczenie syntezy logicznej w technice cyfrowej układów programowalnych. Elektronika, str. 15 ¸ 19, nr 7-8, 2002. 20.Łuba T., Jasiński K., Zbierzchowski B.: Programowalne układy przetwarzania sygnałów i informacji - technika cyfrowa w multimediach i kryptografii, Przegląd Telekomunikacyjny i Wiado- mości Telekomunikacyjne, str. 408-418, nr 8-9, 2003. 21.Majewski W., Albicki A.: Algebraiczna teoria automatów. WNT, Warszawa 1980. 22.Mikołajczak B.: Algebraiczna i strukturalna teoria automatów. PWN, Warszawa – Łódź 1985. 23.Mulawka J.: Systemy ekspertowe. WNT, Warszawa 1996. 24.Mrózek A., Płonka L.: Analiza danych metodą zbiorów przybliżonych. Zastosowania w ekonomii, medycynie i sterowaniu. Akademicka Oficyna Wydawnicza PLJ, Warszawa 1999. 25.McCluskey E. J.: Logic design principles, with emphasis on testable semicustom circuits. Prentice-hall International, Inc., New Jersey 1986. 26.Pawlak Z.:Rough Sets. Theoretical Aspects of Reasoning about Data, Kluwer Academic Publishers, 1999. 27.Roth C. H.: Fundamentals of Logic Design. West Publ. CO., 1985. 28.Salsic Z., Smailagic A.: Digital systems design and prototyping using field programmable logic. Kluwer Academic Publishers, 1997. 29.Sasao T.: Switching Theory for Logic Synthesis, Kluwer Academic Publishers, 1999. 30.Sasao T.: Logic Synthesis and Optimization. Kluwer Academic Publishers,1993. 31.Słowiński R.(ed.): Intelligent Decision Support - Handbook of Applications and Advances of the Rough Sets Theory, Kluwer Academic Publishers, Dordrecht 1992. 32.Scholl C.: Functional Decomposition with Application to FPGA Synthesis. Kluwer Academic Publisher, Boston 2001. 33.Tyszer J.: Układy cyfrowe. Materiały pomocnicze do wykładów. Wyd. Politechniki Poznańskiej. Poznań 2000. 34.Zieliński C.: Podstawy projektowania układów cyfrowych. PWN, Warszawa 2003. 35.Zbysiński P., Pasierbiński J.: Układy programowalne – pierwsze kroki. Wyd. II, Wydawnictwo BTC. Warszawa 2004. Łuba T.: Synteza układów logicznych. Oficyna Wydawnicza PW 2005 Astola J., Stankovic R: Fundamentals of Switching Theory and Logic Design. Springer 2006

6 5 Literatura

7 6

8 7 Rok 1847 Z układami logicznymi mamy do czynienia od dawna...

9 8 2008... Układ logiczny

10 9 miliony bramek logicznych Rozwój technologii

11 10 Układy te wytwarzane są w różnych technologiach… Full Custom Semi custom Układy programowalne układy zamawiane przez użytkownika układy projektowane przez użytkownika układy programowane przez użytkownika (PLD)

12 11 Układy programowalne (Programmable Logic Devices) PLD to układy scalone, których właściwości funkcjonalne są definiowane nie przez producenta, lecz przez końcowego użytkownika. Najważniejsza cechą tych układów jest możliwość nadawania im (przez programowanie) określonych przez użytkownika cech funkcjonalnych, w jego laboratorium czy na biurku, a nie w fabryce.

13 12 Układy FPGA (Field Programmable Gate Array) Configurable Logic Block (CLB) Logic Element (LE) Reprogramowania i rekonfiguracji

14 13 Układy programowalne wyrównują szanse…

15 14 F@*q~ PLD Układ kryptograficzny

16 15 Komputerowe systemy projektowania +

17 16 Komputerowe projektowanie… Specyfikacja HDL Synteza funkcjonalna Synteza logiczna Odwzorowanie technologiczne Języki opisu sprzętu… Hardware Description Language (HDL):

18 17 Synteza funkcjonalna Odwzorowanie technologiczne Synteza logiczna Wiedza niezbędna do opanowania sztuki komputerowego projektowania… Języki opisu sprzętu Układy cyfrowe Układy logiczne

19 18 Znaczenie syntezy logicznej… Specyfikacja HDL Synteza funkcjonalna Synteza logiczna Odwzorowanie technologiczne Nowe procedury syntezy logicznej Niedoskonałość metod syntezy logicznej

20 19 Systemy komercyjne i akademickie Komercyjne systemy projektowania nie nadążają za rozwojem technologii. Akademickie Systemy Syntezy Logicznej: niewygodne do bezpośredniego projektowania, ale… …generują wyniki niekiedy 10-krotnie lepsze Dlatego powstają bezpośrednio przyczyniając się do sukcesu rynkowego realizowanego układu cyfrowego

21 Układ kombinacyjny Przykład – prosty układ kombinacyjny.type fr.i 10.o 2.p 25 0101000000 00 1110100100 00 0010110000 01 0101001000 01 1110101101 10 0100010101 10 1100010001 00 0011101110 10 0001001110 10 0110000110 10 1110110010 01 0111100000 00 0100011011 00 0010111010 10 0110001110 00 0110110111 11 0001001011 11 1110001110 01 0011001011 01 0010011010 10 1010110010 00 0100110101 11 0001111010 00 1101100100 01 1001110111 11.e x0x2x3x9x0x2x3x9 UK y0y1y0y1

22 Realizacja funkcji F w systemie Quartus QuartusII -- 02-05-14 09:21:40 -- PLA -> VHDL converter ver.1.02 library IEEE; use IEEE.STD_LOGIC_1164.all; entity bul is port(i : in std_logic_vector(1 to 10); port(i : in std_logic_vector(1 to 10); o : out std_logic_vector(1 to 2)); o : out std_logic_vector(1 to 2)); end bul; architecture arch1 of bul is begin PLA: process(i) begin begin case i is case i is when "0101000000" => o o <= "00"; when "1110100100" => o o <= "00"; when "0010110000" => o o <= "10"; when "0101001000" => o o <= "10"; when "1110101101" => o o <= "01"; when "0100010101" => o o <= "01"; when "1100010001" => o o <= "00"; when "0011101110" => o o <= "01"; when "0001001110" => o o <= "01"; when "0110000110" => o o <= "01"; when "1110110010" => o o <= "10"; when "0111100000" => o o <= "00"; when "0100011011" => o o <= "00"; when "0010111010" => o o <= "01"; when "0110001110" => o o <= "00"; when "0110110111" => o o <= "11"; when "0001001011" => o o <= "11"; when "1110001110" => o o <= "10"; when "0011001011" => o o <= "10"; when "0010011010" => o o <= "01"; when "1010110010" => o o <= "00"; when "0100110101" => o o <= "11"; when "0001111010" => o o <= "00"; when "1101100100" => o o <= "10"; when "1001110111" => o o <= "11"; when others => o o <= "XX"; end case; end case; end process; end process;end;

23 Realizacja funkcji F w systemie Quartus QuartusII -- 02-05-14 09:21:40 -- PLA -> VHDL converter ver.1.02 library IEEE; use IEEE.STD_LOGIC_1164.all; entity bul is port(i : in std_logic_vector(1 to 10); port(i : in std_logic_vector(1 to 10); o : out std_logic_vector(1 to 2)); o : out std_logic_vector(1 to 2)); end bul; architecture arch1 of bul is begin PLA: process(i) begin begin case i is case i is when "0101000000" => o o <= "00"; when "1110100100" => o o <= "00"; when "0010110000" => o o <= "10"; when "0101001000" => o o <= "10"; when "1110101101" => o o <= "01"; when "0100010101" => o o <= "01"; when "1100010001" => o o <= "00"; when "0011101110" => o o <= "01"; when "0001001110" => o o <= "01"; when "0110000110" => o o <= "01"; when "1110110010" => o o <= "10"; when "0111100000" => o o <= "00"; when "0100011011" => o o <= "00"; when "0010111010" => o o <= "01"; when "0110001110" => o o <= "00"; when "0110110111" => o o <= "11"; when "0001001011" => o o <= "11"; when "1110001110" => o o <= "10"; when "0011001011" => o o <= "10"; when "0010011010" => o o <= "01"; when "1010110010" => o o <= "00"; when "0100110101" => o o <= "11"; when "0001111010" => o o <= "00"; when "1101100100" => o o <= "10"; when "1001110111" => o o <= "11"; when others => o o <= "XX"; end case; end case; end process; end process;end; 28 komórek (Stratix)

24 23 System Quartus Specyfikacja HDL Synteza funkcjonalna Synteza logiczna Odwzorowanie technologiczne Nowe procedury syntezy logicznej Tradycyjne procedury syntezy logicznej

25 Procedura dekompozycji -- 02-05-14 09:21:40 -- PLA -> VHDL converter ver.1.02 library IEEE; use IEEE.STD_LOGIC_1164.all; entity bul is port(i : in std_logic_vector(1 to 10); port(i : in std_logic_vector(1 to 10); o : out std_logic_vector(1 to 2)); o : out std_logic_vector(1 to 2)); end bul; architecture arch1 of bul is begin PLA: process(i) begin begin case i is case i is when "0101000000" => o o <= "00"; when "1110100100" => o o <= "00"; when "0010110000" => o o <= "10"; when "0101001000" => o o <= "10"; when "1110101101" => o o <= "01"; when "0100010101" => o o <= "01"; when "1100010001" => o o <= "00"; when "0011101110" => o o <= "01"; when "0001001110" => o o <= "01"; when "0110000110" => o o <= "01"; when "1110110010" => o o <= "10"; when "0111100000" => o o <= "00"; when "0100011011" => o o <= "00"; when "0010111010" => o o <= "01"; when "0110001110" => o o <= "00"; when "0110110111" => o o <= "11"; when "0001001011" => o o <= "11"; when "1110001110" => o o <= "10"; when "0011001011" => o o <= "10"; when "0010011010" => o o <= "01"; when "1010110010" => o o <= "00"; when "0100110101" => o o <= "11"; when "0001111010" => o o <= "00"; when "1101100100" => o o <= "10"; when "1001110111" => o o <= "11"; when others => o o <= "XX"; end case; end case; end process; end process;end; Zagadka - jak zachowa się Quartus z nową procedurą? 4 komórki CLB

26 25 Podsumowanie Realizacje różnych układów np. kryptograficznych, DSP, w strukturach PLD/FPGA, z zastosowaniem nowoczesnych metod syntezy logicznej, a w szczególności Akademickich Systemów Syntezy Logicznej, to – ze względu na dynamikę rozwoju technologii – szanse przede wszystkim dla aktualnie studiujących


Pobierz ppt "1 Podstawy układów logicznych Prowadzi: Tadeusz ŁUBA, (GE pok. 472) Wykład dla Wydziału Informatyki."

Podobne prezentacje


Reklamy Google