Rewolucja w układach CPLD

Prezentacja na temat: "Rewolucja w układach CPLD"— Zapis prezentacji:

1 Rewolucja w układach CPLD

2 Program MAX® II CPLD - Wprowadzenie Architektura Możliwości
Narzędzia CAD Ceny i dostępność

3 MAX II: Najtańsze CPLD Przełom w technologii zmienia rynek
Nowa Architektura Logiczna 1/2 kosztu 1/10 poboru mocy 2 x osiągi 4 x „pojemność” Nieulotne, „Instant-On” Zasilanie: 3.3-, 2.5- & 1.8-V The four key benefits are compared to MAX: ½ cost; 1/10 power; 2X performance; 4X density. Non-volatility, instant-on, single-chip are “must have” characteristics of a CPLD. Flexible supply voltage details – 3.3V & 2.5V are a single ordering code; 1.8V is a separate ordering code (separate mask set). 1.8V option will be same price, same performance, with lower power. Przełom w technologii zmienia rynek

4 z zasilaniem bateryjnym
MAX II: Wpływ ulepszeń na zastosowania 1/2 ceny Produkty powszechnego użytku 4x złożoność Urządzenia komunikacyjne 1/10 mocy Wprowadzone zmiany i ulepszenia umożliwiły rozszerzenie zastosowań w porównaniu do poprzedniej generacji: niższe ceny  dostęp do rynku produktów powszechnego użytku większa złożoność  przydatność do aplikacji telekomunikacyjnych mały pobór energii  przydatność dla urządzeń mobilnych wyższe osiągi  przydatność dla aplikacji obliczeniowych Urządzenia mobilne z zasilaniem bateryjnym 2 x „osiągi” Urządzenia komputerowe

5 Source: Altera Estimate 2003
Rynek układów CPLD MAX najlepszy na rynku CPLD Niskie ceny 45% 2000: MAX 3000A 40% 35% Wysoka wydajność 30% 1998: MAX 7000A Udział w rynku w % 25% ISP JTAG 20% 1996: MAX 7000S 15% Highlight the fact that we are the number 1 CPLD supplier. We want to reassure the customer that choosing us is low risk as we are the number 1 vendor and thousands of others have picked us as we have the right product and software. They may ask about our investment in this market recently and you can say that we have spent time re-considering what the CPLD market really is about and we do have plans for a new family which currently is confidential. We recently announced shipping over $3B in cumulative CPLD revenue (since 1988), and shipped our 300 Millionth device to Alcatel. 10% 5% 0% Altera Lattice Xilinx Cypress Atmel Other Source: Altera Estimate 2003

6 Definicja produktu to połowa sukcesu?
Określenie podstawowych aplikacji na ważnych rynkach Lista wymagań klientów Zdefiniowanie architektury ? Na czym polega nowy sposób podejścia do tworzenia architektury ? Nie wystarczy już proste ulepszenie dzięki nowszej technologii! Konieczny jest powrót do założeń i praca od podstaw… 1. Należy określić jakie aplikacje są ważne z punktu widzenia rynku 2. Zbadać oczekiwania projektantów stosujących układy z danej rodziny 3. Określić zasadnicze wymagania 4. Zdefiniować architekturę uwzględniając: - ważne cechy użytkowe poprzedniej generacji - i pożądane nowe możliwości Informacje od ponad 500 inżynierów

7 Definicja produktu to połowa sukcesu?
Na czym polega nowy sposób podejścia do tworzenia architektury ? Nie wystarczy już proste ulepszenie dzięki nowszej technologii! Konieczny jest powrót do podstawowych założeń… 1. Należy określić jakie aplikacje są ważne z punktu widzenia rynku 2. Zbadać oczekiwania projektantów stosujących układy z danej rodziny 3. Określić zasadnicze wymagania 4. Zdefiniować architekturę uwzględniając: - ważne cechy użytkowe poprzedniej generacji - i pożądane nowe możliwości - nowy proces technologiczny i architektura logiczna Na czym polega nowy sposób podejścia do tworzenia architektury ? Nie wystarczy już proste ulepszenie dzięki nowszej technologii! Konieczny jest powrót do założeń i praca od podstaw… 1. Należy określić jakie aplikacje są ważne z punktu widzenia rynku 2. Zbadać oczekiwania projektantów stosujących układy z danej rodziny 3. Określić zasadnicze wymagania 4. Zdefiniować architekturę uwzględniając: - ważne cechy użytkowe poprzedniej generacji - i pożądane nowe możliwości

8 Jaka jest istota innowacji: od potrzeb użytkownika do najważniejszych typów aplikacji
Interfejsy konwersji Tłumaczenie protokołów magistralowych Szeregowo-równoległa konwersja danych Konfiguracja systemu Sterowanie konfiguracją ASIC/ASSP/FPGA Sterownik pamięci Flash Rozszerzenie portów I/O Dystrybucja sygnałów sterujących Dekodowanie adresów Sterowanie działaniem LED Analiza potrzeb użytkownika => Zdefiniowanie najważniejszych typów aplikacji Określenie ich celu, zakresu i wymagań Zaprojektowanie architektury w zgodzie z ustalonymi warunkami Przykład zastosowania nowego podejścia – rodzina MAXII Power-Up Sequencing sterowania włączaniem zasilania w systemach wielo-napięciowych Generowanie sygnałów System Reset i Chip Select

9 Ukierunkowane wymagania
Wymagania klienta Wspólne potrzeby: niski koszt, nieulotność, stała gotowość, pojedynczy układ, reprogramowalność Ukierunkowane wymagania Interfejsy konwersji Power-up Sequencing Konfiguracja systemu Rozszerzenie portów I/O Based on the applications that we described in the previous slide, we identified a set of core or universal requirements for all of the CPLD applications.  They are listed in the blue box.  Because these are the necessary attributes of any product in this category, for the remainder of this presentation I will use this description as the definition of a CPLD. Szybsze i pojemniejsze Mniejsza moc i większa „gęstość” Pamięć FLASH użytkownika Więcej pinów, elastyczne sterowanie

10 Najtańsze układy CPLD w historii
Przepis na sukces Najniższy koszt Architektura logiczna Proces technologiczny Niezbędne atrybuty Stała gotowość Trwałość Reprogramowalność Nowe cechy Pamięć Flash Programowalność ISP (on-line) + Proces Flash 0.18-µm LUT Reg Przepis na „tort”: Należy wziąć niezbędne atrybuty, Zmieszać je z nowymi pożądanymi cechami i Przyrządzić z nową architekturą używając do tego taniego i wydajnego procesu technologicznego (0.18 mikrona) Wykorzystując 6-warstwową strukturę ścieżek metalizowanych (aluminium) . Najtańsze układy CPLD w historii

11 Czy układ CPLD może zawierać LUT?
Potrzeby użytkownika CPLD: Potrzeby użytkownika FPGA: Stała gotowość Niski koszt Łatwość użycia Trwałość połączeń Pojedynczy układ Duże „upakowanie” Duża szybkość (fMAX) Wbudowana pamięć Pętla fazowa PLL Bloki wbudowane (IP) Of course Altera had the option of calling MAX II an FPGA.  We considered this option, and found that labelling it an FPGA was equivalent to putting a product on the wrong shelf in a grocery store.  The people you wanted to find it wouldn't, and the people who weren't looking for it would find it.  So, although it challenges a number of PLD industry norms, we saw no other method of getting the product to be understood -- an instant-on, non-volatile, low cost, single chip solution designed to reduce the cost and complexity of control path applications CPLD FPGA

12 Flash (pamięć użytkownika - 8Kb)
Architektura MAX II Elementy Logiczne (LEs) Końcówki I/O Flash (pamięć konfiguracyjna –50-300Kb) Pokazany schemat architektury przedstawia zasoby układu MAX II: - zewnętrzny pierścień „bąbelków” zawiera elementy I/O połączone z końcówkami wyjściowymi w środku znajdują się komórki logiczne (4-we LUT + FF) i połączenia (krata) konfigurowane pamięcią ulotną SRAM w dolnej części jest nie ulotna pamięć Flash w dwóch blokach: - konfiguracyjna (50-300Kb) - użytkownika (8Kb) Po włączeniu zasilania dane o konfiguracji są przekazane z pamięci FLASH do SRAM. JTAG & logika sterująca Flash (pamięć użytkownika - 8Kb)

13 Elementy Logiczne (LEs) Flash pamięć użytkownika
Rodzina MAX II Układ Elementy Logiczne (LEs) Typowe Komórki (1.3 LE) Piny I/O Indeksy szybkości Szybkość max. tpd1 (ns) Flash pamięć użytkownika (bity) EPM240 240 192 80 3, 4, 5 4.5 8,192 EPM570 570 440 160 5.5 EPM1270 1,270 980 212 6.0 EPM2210 2,210 1,700 272 6.5 Densities lower than 128 MCs addressed with current MAX device families. They still meet the fitting, performance and I/O requirements of current designs. Typical macrocells are shown to give an approximate density for designers who are accustomed to thinking in macrocells. These are not absolute conversions, but are based on a 1.3 logic element to 1 macrocell ratio, based on a suite of benchmark designs. The speed grades are FPGA-like and do NOT represent absolute tpd. -3 is the fastest, -4 is medium and -5 is slowest. Each density has a different spec for each speed grade.

14 Obudowy & piny I/O MAX II
Układ 100-Pin TQFP1 0.5-mm skok 16 x 16 mm 144-Pin TQFP 0.5-mm skok 22 x 22 mm 256-Pin FBGA2 1.0-mm skok 17 x 17 mm 324-Pin FBGA 1.0-mm skok 19 x 19 mm EPM240 80 EPM570 76 116 160 EPM1270 212 EPM2210 204 272 MAX II is offered in four low-cost packages. These are NOT pin-compatible with MAX CPLDs. Each package was optimized for one specific density to have the max number of I/Os for that package. The EPM570 in the F256 was not the density optimized for that package, which is why it only has 160 I/O. As you increase in density in the same package, you lose I/O to extra GND and VCC pins. The exception is the EPM1270 in the T144 package, which has enough GND and VCC pins, so it doesn’t “lose” any from the EPM570 in the same package. Oznacza odpowiedniki (zgodne) Uwagi: 1. TQFP: thin quad flat pack 2. FineLine BGA® (1.0-mm skok)

15 Relacje: cena – pojemność CPLD
MAX Typowe układy CPLDs (z makrokomórkami) Względne ceny Pojedynczy układ Reprogramowalne Nieulotne The price curve for macrocell-based CPLDs (all pre-MAX II CPLDs) rises steeply around 512 macrocells due to the fact that the die size becomes routing-dominated. The global routing increases exponentially with a linear increase in logic because each macrocell has to be routed to every other macrocell. For FPGAs (and antifuse FPGAs), the row & column routing structure allows the die size to increase linearly with logic. This results in lower costs at higher densities. MAX II leverages the cost efficiency of high-density FPGAs with the “must-have” attributes of CPLDs. Konkurencyjne FPGA 128 256 512 768 1,024 1,280 1,700 Ekwiwalentne makrokomórki

16 Dwie rodziny najtańszych układów
300 Podobieństwa (obudowy, # pinów) Liczba pinów I/O 200 Różnice (pojemności) Najniższy koszt na LE Najniższy koszt na pin I/O MAX II and Cyclone do not compete – they complement each other in the low-cost arena. There is about a thousand LEs that separate the highest-density MAX II device (EPM2210) from the lowest-density Cyclone device (1C3). MAX II offers more I/O at lower densities, and at the lowest cost per I/O pin. Cyclone offers the lowest cost per LE. Cyclone II Range I/O 100 1 2 3 4 Liczba LEs (tys.)

17 MAX II są znacznie mniejsze!
EPM7256AE 256 Makrokomórek 160 I/O pinów Proces 0.18-µm ispXPLD5256 256 Makrokomórek 141 I/O pinów EPM570 440 Komórek (ekwiwalentnych) 160 I/O pinów This compares Altera’s MAX 7000AE device on 0.3-micron EEPROM process to devices on 0.18-micron process. The MAX II devices are much smaller than the corresponding Lattice ispXPLD and Xilinx CoolRunner-II devices. The directly translates into a lower cost for MAX II. 50% Cost Reduction at 128 Macrocells 80% Cost Reduction at 1024 Macrocells Proces 0.3-µm

18 Struktura połączeń w układach MAX II
Tradycyjna architektura CPLD Połączenia Globalne Większość opóźnień to logika 2. Architektura MAX II Połączenia wiersz / kolumna This compares Altera’s MAX 7000AE device on 0.3-micron EEPROM process to devices on 0.18-micron process. The MAX II devices are much smaller than the corresponding Lattice ispXPLD and Xilinx CoolRunner-II devices. The directly translates into a lower cost for MAX II. 50% Cost Reduction at 128 Macrocells 80% Cost Reduction at 1024 Macrocells Większość opóźnień to połączenia 1. Powierzchnia połączeń wzrasta wykładniczo wraz z liczbą LABów 2. Powierzchnia połączeń wzrasta liniowo wraz z liczbą LABów

19 Struktura połączeń w układach MAX II
Połączenia kratowe (wiersz/kolumna) Połączenia globalne LAB LAB mała złożoność Global Routing LAB duża złożoność LAB This compares Altera’s MAX 7000AE device on 0.3-micron EEPROM process to devices on 0.18-micron process. The MAX II devices are much smaller than the corresponding Lattice ispXPLD and Xilinx CoolRunner-II devices. The directly translates into a lower cost for MAX II. 50% Cost Reduction at 128 Macrocells 80% Cost Reduction at 1024 Macrocells Architektura Tradycyjna Matrycowa – powierzchnia wzrasta wykładniczo Architektura MAX II Kratowa – powierzchnia wzrasta liniowo

20 Częstotliwość działania (MHz) 90% zmniejszenie zużywanej energii!
Pobór mocy MAX II 400 MAX EPM7128AE (3.3 V) 350 300 250 Moc zyżywana (mW) 200 150 100 MAX II (3.3 V) 50 MAX IIG (1.8 V) Ważną zaletą układów MAX II jest znacznie zredukowany pobór energii w porównaniu z poprzednią generacją – ok.. 90% W przypadku układów MAX II „G” z napięciem zasilania 1.8 V pobór energii jest jeszcze niższy, gdyż nie jest potrzebny regulator napięcia jej powierzchnia wzrasta wykładniczo z liczbą komórek logicznych 50 100 150 200 Częstotliwość działania (MHz) 90% zmniejszenie zużywanej energii!

21 Mała moc: atut na rynku aplikacji mobilnych
70 CoolRunner II 60 50 Moc (mW) 40 30 Z 20 Anything over 25MHz…MAX II is lower power than CoolRunner-II. 1.8V CRII vs. 1.8V MAX II 128MC vs 240 LEs. XC2C128 vs EPM240 1.8V & 0 MHz == 3.6 milliWatts 3.3V & 0 MHz == 40 milliWatts 1.8V & 25 MHz == 10 milliWatts Talkback data supports the fact that the majority of CPLD designs indeed run faster than 25MHz. 10 25 50 75 100 125 150 175 200 Częstotliwość (MHz) Niski pobór energii + 4 x pojemność

22 Source: Gartner Dataquest (March 2004)
Rozkład max. częstotliwości zegara w populacji projektów w CPLD (pierwsze wersje projektów) 45 40 2002 35 2003 30 Procent badanych projektów 25 20 15 10 This shows internal core logic performance for CPLDs in 2002/2003, showing a clear move to faster performance. In 2003, 70% of designs had an internal core logic frequency of greater than 30 MHz 5 Less than or Equal to 30 MHz 31 MHz to 60 MHz 60 MHz to 100 MHz 101 MHz to 140 MHz 141 MHz to 250 MHz More than 250 MHz Częstotliwość zegara Source: Gartner Dataquest (March 2004)

23 Porównanie osiągów: MAX II vs. CoolRunner-II
Wzgl. wskaźnik fMAX Populacja projektów Przewaga MAX II Przewaga CoolRunner-II 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 4.4 4.6 MAX II devices are the industry’s fastest CPLDs. Today, demand for faster performance CPLDs is increasing significantly, and MAX II devices are able to support this requirement. Based on a suite of customer designs (~135) using the Design Space Explorer feature in Quartus II v4.0 software, MAX II devices are on average 50% faster (best effort DSE) than Xilinx’s CoolRunner-II devices, and on average 80% faster (best effort DSE) than Lattice’s ispXPLD devices. Relative FMAX = MAX II FMAX / CRII FMAX. If you take the average of all the fmax ratios plotted on the graph, subtract 1 and multiply by 100, you get 50%. Anything below the dashed line has an advantage with CRII and above the dashed line with MAX II. MAX II jest 50% szybszy niż CoolRunner-II

24 Porównanie osiągów: MAX II vs. ispXPLD
0.0 1.0 2.0 3.0 4.0 5.0 Relative fMAX Ratio Przewaga MAX II Przewaga ispXPLD Populacja projektów MAX II jest 80% szybszy niż ispXPLD

25 Porównanie rodzin: MAX & MAX II
Parametry MAX MAX II Proces Technologiczny 0.3-um EEPROM 0.18-um Flash Architektura Logiczna Product Term Look-Up Table (LUT) Zakres pojemności makrokomórek makrokomórek (240 to 2,210 LEs) Architektura połączeń Globalna Wiersze & kolumny Pamięć Flash (On-Chip) brak 8 Kbits (!) Max. # pinów użyt. I/O 212 272 Napięcie zasilania 5.0V, 3.3V, 2.5V 3.3V / 2.5V, 1.8V Napięcie buforów I/O 5.0V, 3.3V, 2.5V, 1.8V 3.3V, 2.5V, 1.8V, 1.5V Sieć zegarów globalnych 2 na układ 4 na układ Output Enables (OEs) 6 do 10 na układ 1 na pin I/O (!) Przerzutnik Schmitt’a

26 Program MAX II CPLD - wprowadzenie Architektura Możliwości
Narzędzia CAD Ceny & dostępność

27 MAX II - Logic Array Block (LAB)
LAB Carry-In Sygnały Sterujące Logic Array Block LE1 LE2 LE3 LE4 LE5 26 wejść 10 wyjść 1 LE6 Here’s the MAX II logic array block (LAB). This consists of 10 logic elements, and their associated routing. There are 26 inputs and 10 outputs per LAB. LE7 LE8 LE9 LE10 Połączenia lokalne LAB Carry-out

28 MAX II - Element Logiczny (LE)
sload sclear aload Register Chain addnsub Reg Row, Column & Direct Link Routing 4-Input LUT data1 data2 clock ena aclr data3 Local Routing cin Podstawowym składnikiem architektury logicznej jest komórka - element logiczny Zbudowany jest on z części kombinacyjnej – 4-wejściowej tablicy LUT, przerzutnika typu D oraz pomocniczej logiki (multiplekserów) konfiguracyjnej data4 LUT Chain Register Chain

29 Łańcuchy przeniesień (Carry Chains)
LAB Carry-In 1 Tryb Arytmetyki Dynamicznej A1 B2 Sum1 LE1 LAB Carry-In A2 B2 Sum2 LE2 Carry-In0 Carry-In1 A3 B3 Sum3 LE3 Data1 Data2 A4 B4 Sum4 LUT LE4 Sum A5 B5 Sum5 LUT LE5 LUT 1 LUT A6 B6 Sum6 LE6 Identical to Stratix The key point here is that every individual LE does not add delay Groups of 5 add delay however the overall delay is significantly less A7 B7 Sum7 LE7 A8 B8 Sum8 LE8 Carry- Out0 Carry- Out1 A9 B9 Sum9 LE9 A10 B10 Sum10 LE10 LAB Carry-Out

30 Łańcuchy LUT i rejestrów
Łańcuch LUT’ów Szybsze realizacje funkcji z licznymi wejściami Łańcuch Rejestrów LUT nie jest potrzebny do utworzenia rejestru przesuwającego Oba łańcuchy tworzy się z LE znajdujących się jeden pod drugim, do granicy LABu Takie łańcuchy można także tworzyć z bloków pamięci LUT Reg LE1 LUT Reg LE2 Identical to Stratix devices LUT chain accelerates performance Register chain reduces logic resource consumption Good for shift registers without consuming LUT resources Customers can also use memory blocks for register chains To LE3 To LE3 LE Chain Register Chain

31 MAX II - MultiTrack™ Sieć Połączeń
Połączenie wierszowe Bezpośrednie połączenie z sąsiednim blokiem lub pinem I/O(we) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem I/O (wy) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem I/O (wy) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem I/O (we) Identical to Cyclone R4 and C4 routing. Połączenie kolumnowe LAB Połączenie lokalne Połączenie kolumnowe Optymalizacja powierzchni sieci połączeń

32 Element I/O w układach MAX II
Output Enable (OE) Każdy pin ma indywidualny sygnał Enable! Linia kolumny lub wiersza Pin wyjściowy Wyjście sąsiedniego LE (Fast I/O Path) Features one OE per pin. No I/O registers – too costly for MAX II’s value proposition. Fast I/O is a new “sneak path” that is used by default whenever possible. Do LEs Do LEs Dt

33 Zasilanie /O Wielonapięciowy interfejs portów I/O do: 3.3-, 2.5-, 1.8- lub 1.5-V poziomów logicznych Standard PCI 3.3-V dostępny w dwóch największych układach (Bank 3) EPM240 & EPM570 EPM1270 & EPM2210 LVTTL LVCMOS LVTTL LVCMOS Bank 2 Smaller two devices have 2 independent I/O banks. The larger two have 4 banks, including PCI support. The larger two devices can support 5-V tolerance with the use of an external series resistor (they have a built-in PCI clamp diode). Bank 2 Bank 4 Bank 1 Bank 3 LVTTL LVCMOS LVTTL LVCMOS PCI Bank 1 LVTTL LVCMOS LVTTL LVCMOS

34 Udoskonalenie rozmieszczenia komórek i wyprowadzeń (Fitting)
1 2 3 4 Definicja Systemu Projekt FPGA & ASIC Schemat PCB Projekt CPLD (Pin-Locked) ? FPGA ASIC CPLD FPGA ASIC CPLD Typical CPLD design flow – board layout with locked down pins prior to design completion. Heavy dependence on 2nd time fitting. With the MAX II architecture, 2nd time fitting is even better, since each LE can be routed to ANY I/O pin. Architektura MAX II umożliwia rekompilację z zachowaniem rozmieszczenia wyprowadzeń !

35 Szybkość układów MAX II
Parametr EPM240 EPM570 EPM1270 EPM2210 czas Min Max tPD1 4.5 5.4 6.0 6.6 ns tPD2 3.6 tPD1 MAX II is not “deterministic” because it does not have a global routing structure that every signal must route to/from. The most comparable tpd to other CPLDs is the worst-case path, diagonally across the chip through one logic element. However, a much faster tpd can be seen if the input and output are placed physically close together. tPD2

36 Program MAX II CPLD - Wprowadzenie Architektura Możliwości
Narzędzia CAD Ceny i dostępność

37 Elastyczny sposób zasilania
Wewnętrzny regulator napięcia Akceptuje 3.3-, 2.5- & 1.8-V zasilanie wejść Konwersja wewnętrzna napięcia rdzenia do 1.8-V 2.5 V 3.3 V 1.8 V Two sets of ordering codes, e.g. EPM1270 (2.5V/3.3V) and EPM1270G (1.8V). Performance and price are the same. Power is much lower in the 1.8V version (2mA standby vs. 12mA standby) because it bypasses the regulator. 3.3/2.5V version will be available first. 1.8V version will follow at a later time. Did not make 1 single device with all 3 Vcc options because we wanted to have a low power device (1.8V). This bypasses the voltage regulator so it doesn’t draw the current associated with that regulator. Wygoda zasilania 3.3 V, a parametry (szybkość i moc zużywana ) dla 1.8 V

38 Pamięć Flash Użytkownika
Możliwości Pamięć Flash bank bitów na układ Interfejs do magistrali: SPI, równoległej lub innej niestandardowej Zastosowania Modyfikacja zawartości pamięci, dane i informacje liczbowe Ładowanie pamięci i danych konfiguracyjnych (innych układów) Industry First! Podstawowym składnikiem architektury logicznej jest komórka - element logiczny Informacje konfiguracyjne są zawarte w pamięci ulotnej SRAM: - mogą być tam umieszczone bezpośrednio z programatora ISP albo przetransmitowana z pamięci konfiguracyjnej FLASH (nieulotnej) Pamięć konfiguracyjna FLASH może być załadowana z programatora ISP w trybie off-line tj. przed uruchomieniem aplikacji albo on-line tj. w trakcie działania aplikacji Ten sposób konfiguracji umożliwia zastosowanie w dwóch celach: - rekonfiguracji natychmiastowej lub z opóźnieniem - diagnostyce i weryfikacji

39 Realizacja w systemie Quartus II: gotowe interfejsy
This shows the Quartus II Megafunction and the required logic & I/O resources for each type of interface. “None” means a custom interface defined by the user. The LE and I/O ranges vary depending on data width, and whether it’s read only, or read/write. This is available in v4.0. The user flash memory interfaces with the JTAG circuitry and with the core logic, giving users the flexibility to write to the device in a variety of ways. Interfejs Szerokość słowa danych LEs # Pinów I/O SPI Szeregowe 42 do 97 4 Równoległy 3 to 16 45 do 140 14 do 46 Użytkownika 7 do 13

40 Wewnętrzny oscylator m. cz.
Używany wewnętrznie do programowania i kasowania ISP Częstotliwości f = 4.8 MHz MHz są dostępne jako źródło: Zegara ogólnego przeznaczenia dla automatów sterujących procedurą włączania zasilania (power –up sequencing) Zegara interfejsu użytkownika pamięci Flash

41 Programowanie – pamięć konfiguracyjna
Aktualizacja konfiguracji w czasie działania układu: natychmiastowa z opóźnieniem Przykłady aplikacji rekonfiguracja diagnostyka Matryca logiczna Podstawowym składnikiem architektury logicznej jest komórka - element logiczny Informacje konfiguracyjne są zawarte w pamięci ulotnej SRAM: - mogą być tam umieszczone bezpośrednio z programatora ISP albo przetransmitowana z pamięci konfiguracyjnej FLASH (nieulotnej) Pamięć konfiguracyjna FLASH może być załadowana z programatora ISP w trybie off-line tj. przed uruchomieniem aplikacji albo on-line tj. w trakcie działania aplikacji Ten sposób konfiguracji umożliwia zastosowanie w dwóch celach: - rekonfiguracji natychmiastowej lub z opóźnieniem - diagnostyce i weryfikacji Blok pamięci konfiguracyjnej Flash

42 Programowanie ISP w czasie rzeczywistym
Aktualizacja konfiguracji w czasie działania układu: Redukcja przestoju przy rekonfiguracji systemu Zmiana natychmiastowa lub w kolejnym cyklu włączenia zasilania Przykłady aplikacji Rekonfiguracja dla potrzeb testowania systemu Realizacje układów diagnostycznych Matryca logiczna Real-time ISP allows the user to download a second design into the configuration flash memory while the device is in operation with a first design. Does not require a power cycle to download. Blok pamięci konfiguracyjnej Flash

43 Interfejs zdefiniowany przez użytkownika
Translator JTAG’a Wykorzystanie instrukcji JTAG układów MAX II do programowania układów w innych systemach ISP: „flash_loader” jako megafunkcja Piny I/O aplikacji translatoraI JTAGa Logika programowalna Funkcja użytkownika Non-JTAG Devices Piny I/O This allows the user to implement a JTAG shift register in logic cells, customized to interface with the discrete flash device. This is much more efficient than having to step through the entire JTAG scan chain, which is how this application can be implemented in devices without this ability to access the core logic. This “flash loader” application will be supported as a Megafunction in a future version of Quartus II. Can use this feature to first program a standard flash device, then use that to config an FPGA. Interfejs zdefiniowany przez użytkownika Automat JTAG’a Instrukcje JTAG’a

44 Interfejsy konwersji Translacja i konwersja sygnałów Zalety MAX II :
Najniższy koszt na pin Standard zgodny z PCI Second -Time Fitting Elastyczne zasilanie I/O Pamięć ASSP Mikro- kontroler FPGA

45 Power-Up Sequencing sterowania włączaniem zasilania w systemach wielo-napięciowych CS 2.5V 3.3V CPU 1.8V ASIC 3.3V ASSP 2.5V 1.8V JTAG Magistrala

46 Konfiguracja i inicjalizacja
Sterowanie konfiguracją układów FPGAs i zarządzanie inicjalizacją układów ASSP Istotne cechy MAX II: Gotowość i nieulotność Rekonfigurowalność Pamięć Flash użytkownika Translator JTAG’a Programowanie ISP w czasie działania Pamięć FLASH Użytkownika ASSP Inicjalizacja

47 Rozszerzanie liczby portów I/O
Zapewnienie zwielokrotnienia portów I/O standardowym produktom Magistrala szeregowa Sterownik silnika Fan Micro- Controller Sterownik silnika Fan Sterownik silnika Fan Pamięć FLASH użytkownika ADC ADC ADC Monitorowane środowisko

48 Możliwości elementów I/O w MAX II
Output Enable (OE) na każdy pin Obsługa standardu LVTTL, LVCMOS & PCI Nowe i ulepszone sposoby redukcji szumu: Przerzutnik Schmitt’a, Slow Slew Rate, Drive Strength Programowalne rezystory Pull-up Podtrzymanie stanu magistrali (Bus Hold) Wyjścia Open-Drain Programowalne uziemianie pinów Hot-Socketing (wymiana układu „pod napięciem”) Details on these in backup slides.

49 Zasilanie w standardzie MultiVolt I/O
VCCINT (V) VCCIO (V) Sygnał wejściowy (V) Sygnał wyjściowy(V) 1.5 1.8 2.5 3.3 5.0  (1) (2) Details on these in backup slides. Uwagi: (1) Wymaga zewnętrznych rezystorów szeregowych & sygnałów PCI Diode Enabled Wymaga zewnętrznych rezystorów Pull-up & sygnałów PCI Diode Enabled dla układów z wejściami CMOS 5.0V (2)

50 Program MAX II CPLD - Wprowadzenie Architektura Możliwości
Narzędzia CAD Ceny i dostępność

51 Możliwości systemu QUARTUS II
Łatwość użycia Wydajność 2x szybsze realizacje z układami MAX II Realizacje z układami MAX7000 15% szybsze (w porównaniu z MAX+PLUS II) Łatwy, intuicyjny interfejs Pełny pakiet narzędzi Dostępny interfejs MAX+PLUS® II Wszechstronność Unifikacja Pełny zakres możliwości funkcjonalnych i narzędziowych Wysoka jakość rozwiązań Efektywność Obsługa układów FPGA, CPLD i ASICs w jednym systemie Elastyczna współpraca z innymi narzędziami EDA Układy MAX II obsługiwane od wersji 4.0

52 Poziomy przetwarzania w Quartus II
Idea VHDL Verilog Schematy Projekt Proces kompilacji Synteza IP Cores Synteza topologiczna Weryfikacja Narzędzia innych firm (ModelSim® -Altera) Silicon

53 Program MAX II CPLD - Wprowadzenie Architektura Możliwości
Narzędzia CAD Ceny i dostępność

54 MAX II zastępują małe ASSPs (przykład funkcji interfejsu PCI)
Cena masowa (100K szt.) PLX 9030 32-Bit, 33MHz PCI 32-Bit Local Bus Mieszane funkcje $9.00 $4.50 EPM1270 32-Bit, 33-MHz PCI 32-Bit Local Bus 50% wykorzystania EPM1270F256C5 $9.00 for the PLX price was what the PLX rep quoted to us for 100Ku. Other customers might have lower price points. Niski koszt, duża pojemność