Pobieranie prezentacji. Proszę czekać

Pobieranie prezentacji. Proszę czekać

PCI oraz OPB (PCI -Peripherial Component Interconnect) (OPB - On-chip Peripherial Bus) by Ernest Jamro Katedra Elektroniki, AGH Kraków.

Podobne prezentacje


Prezentacja na temat: "PCI oraz OPB (PCI -Peripherial Component Interconnect) (OPB - On-chip Peripherial Bus) by Ernest Jamro Katedra Elektroniki, AGH Kraków."— Zapis prezentacji:

1 PCI oraz OPB (PCI -Peripherial Component Interconnect) (OPB - On-chip Peripherial Bus) by Ernest Jamro Katedra Elektroniki, AGH Kraków

2 Zastosowanie l PCI – magistrala zewnętrzna - łącząca różne moduły wewnątrz komputera PC l OPB – magistrala wewnętrzna – łącząca moduły wewnątrz pojedynczego układu scalonego

3 Przykład magistrali PCI

4 Przykład magistrali OPB

5 OPB i PCI - MAGISTRALE SYNCHRONICZNE Dla PCI przebiegi czasowe względem sygnału zegarowego (wyjście) f=33MHz Tval= 2 ns min Tval= 11ns max

6 Przebiegi czasowe względem sygnału zegarowego (wejście) (33MHz) Ts= 7 ns min (setup time) Th= 0ns min (hold time)

7 Magistrala OPB Wytyczne czasowe podane w procentach okresu zegara: Begin Signal is valid within 8% of the clock cycle from the rise of the OPB clock signal. Early Signal is valid within 18% of the clock cycle from the rise of the OPB clock signal. Early + Signal is valid within 28% of the clock cycle from the rise of the OPB clock signal. Middle - Signal is valid within 33% of the clock cycle from the rise of the OPB clock signal. Middle Signal is valid within 43% of the clock cycle from the rise of the OPB clock signal. Middle + Signal is valid within 53% of the clock cycle from the rise of the OPB clock signal. Late - Signal is valid within 58% of the clock cycle from the rise of the OPB clock signal. Late Signal is valid within 68% of the clock cycle from the rise of the OPB clock signal. End Signal is valid within 78% of the clock cycle from the rise of the OPB clock signal.

8 PCI Magistrala synchroniczna l Prawie wszystkie sygnały są próbkowane wraz z narastającym sygnałem zegarowym. l Sygnał zegarowy może mieć częstotliwość od 0 (!!!) do 33MHz (66MHz). l Poprzez zatrzymanie zegara można wprowadzić magistralę w tryb oszczędzania energii lub może to służyć do celów testowych.

9 Magistrala PCI l Sygnały są współdzielone poprzez zastosowanie buforów trójstanowych

10 Wykorzystywanie odbić (linii długiej) podczas pracy magistrali PCI współczynnik odbicia Napięcie w linii długiej w funkcji x (odległości od początku) i t (czasu) Natychmiastowe przełączanie (stare podejście) - aby zniwelować odbicia na końcu linii podłączone są rezystory (terminatory) o rezystancji charakterystycznej linii (Z o =Z t więc w t =0).

11 Nowe podejście PCI - wykorzystywanie odbić Przykład działania dla Z g =Z o, Z t - nieskończenie duże l t <0 Eg=0 Uwy=0 l t=0Eg= 5VU(x=0) = 2.5V l 0< t < /2 U(x=l/2)= 0 l /2 < t <3 /2U(x=l/2)= 2.5V l t> 3 /2U(x=l/2)= 5V

12 Różne rodzaje urządzeń: l Master (OPB), Initiator (PCI) – inicjuje transfer: podaje sygnał gotowości do transmisji (sygnał Select – OPB lub adres na magistrale adresową, dane (w przypadku zapisu) na magistralę l Slave (OPB), Target (PCI) – zachowuje się podobnie jak pamięć – czyli odczytuje adres i wystawia dane (w przypadku odczytu). l Arbiter – Transmisja jest wykonywana tylko pomiędzy jednym urządzeniem Master (Initiator) i pojedynczym urządzeniem Slave (Target) w jednym takcie zegara. Dlatego Arbiter przyznaje magistrale wybranemu pojedynczemu urządzeniowi Master (Initiator) w wybranej chwili czasowej.

13 Nazewnictwo sygnałów na magistrali OPB l Mn_... – sygnał wystawiany przez urządzenie Master l Sl_... – sygnał wystawiony przez urządzenie Slave l OPB_... – sygnał wynikowy magistrali OPB (odpowiednia suma sygnałów Mn_... i SL_...

14 Współdzielenie (multipleksacja) sygnałów na magistrali OPB

15 Fizyczne połączenie sygnałów magistrali OPB

16 Prosty sposób transakcji - OPB Urządzenie Master gotowe do transmisji: Select=1 Urządzenie Slave odpowiada, że jest gotowe do transmisji: Ack=1 Transfer danych tylko wtedy kiedy Ack=1 (przy narastającym sygnale zegarowym)

17 Prosty sposób transakcji - PCI Urządzenie Inicjator gotowe do transmisji: IRDY#=0 Urządzenie Docelowe gotowe do transmisji: TRDY#=0 Transfer danych tylko wtedy kiedy IRDY#=0 oraz TRDY#=0 (przy narastającym sygnale zegarowym)

18 Arbitraż magistrali PCI Podobnie jest dla magistrali OPB – występują sygnały Mn_request oraz OPB_MnGrant

19 Algorytm Arbitrażu 1 l Stały priorytet – każde urządzenie ma określony priorytet i magistrala jest przydzielana według priorytetu (urządzenie żądające magistrali o najwyższym priorytecie dostaje magistrale. OPB_M0Grant<= M0_request -- [M0 – najwyższy priorytet] OPB_M1Grant<= M1_request and not M0_request OPB_M2Grant<= M2_request and not (M0_request or M1_request) OPB_M3Grant<= M3_request and not (M0_request or M1_request or M2_request)

20 Algorytm Arbitrażu 2 l Dynamiczny Priorytet – np. Least Recently Used (LRU) algorytm, dla którego po każdym arbitrażu magistrali Master, który ostatnio otrzymał magistralę ma ustawiony priorytet na najniższy, pozostałym urządzeniom priorytet jest podnoszony o 1. M0_Priorytet<= 0 -- [M0 – przyznano właśnie magistra] M1_Priorytet<= M1_Priorytet + 1 M2_Priorytet<= M2_Priorytet

21 Algorytm Arbitrażu 3 l Mieszany: Stały algorytm względem wybranej grupy urządzeń oraz dynamiczny względem innej grupy urządzeń.

22 Arbitraż Magistrali OPB

23 Arbitraż Magistrali OPB użycie sygnału busLock (dla PCI - LOCK#)

24 Arbitraż magistrali OPB dwa urządzeń Master

25 Pojedynczy odczyt na OPB

26 Pojedynczy odczyt i zapis na OPB

27 Wielokrotne pojedyncze transakcje

28 Wykorzystanie sygnału busLock Sygnał busLock powoduje, że Master ma nieprzerwanie przydzieloną magistralę

29 busLock przetrzymany o 1 clk za długo

30 Adresowanie sekwencyjne

31 Sygnał retry

32 Przerwanie transakcji przez Mastera

33 Timeout Brak odpowiedzi Slavea (OPB_xferAck) przez 16 cykli zegarowych

34 Transfer o przedłużonym czasie trwania Dodatkowe sygnały toutSup (Timeout Suppress)

35 Sygnały magistrali PCI Master

36 Sygnały magistrali PCI Target

37

38 Zapis

39

40 Stany magistrali

41 Cykl przejęcia magistrali

42 Fast Back- to-Back

43 Przedwczesne przerwanie transferu (zainicjalizowane przez Mastera) l Master wykorzystał swój czas (Latency Timer) oraz inne urządzenie zgłosiło REQ#. l Brak odpowiedzi od urządzenia adresowanego (Target - DEVSEL#)

44

45 Przedwczesne przerwanie transferu (zainicjalizowane przez Target) l Rozłączenie po zakończeniu obecnego (pojedynczego) transferu (disconnect A,B). TRDY# =L; DEVSEL# =L, STOP# =L. l Rozłączenie bez zakończenia transferu obecnego transferu ale wcześniej nastąpił transfer danych (disconnect C). TRDY# =H; DEVSEL# =L, STOP# =L. l Rozłączenie bez jakiegokolwiek transferu, transakcja musi być powtórzona (retry). TRDY# =H; DEVSEL# =L, STOP# =L. l Permanentne zaniechanie transferu spowodowane błędem (abort and not retry). TRDY# =H; DEVSEL# =H, STOP# =L.

46 Disconnect A

47 Powody przerwania Disconnect, Retry l Target za wolny (więcej niż 8 clk sekwencyjnie, 16 clk pierwsza transmisja) l Target nie rozpoznaje adresowania sekwencyjnego l Transfer sekwencyjny wykracza poza obszar adresowy Target l Transfer blokowy (burst) wykracza poza obszar linii cache l Transfer do zmodyfikowanej linii cache lub do urządzenia zatrzaśniętego (locked)

48 Powody przerwania permanentnego (abort) l Urządzenie Target niedziałające (niezdolne do jakiegokolwiek transferu) l Błąd adresacji (związane z BE#) l Błąd parzystości podczas cyklu adresowego Odpowiedz mastera na rozłączenie permanentne l Generacja przerwania (interrupt) l uaktywnienie sygnału SERR#

49 Główne cechy PCI (Revision 2.1) l Architektura niezależna od procesora l Do 256 PCI funkcjonalnych urządzeń na 1 magistralę (ale tylko do około 10 urządzeń fizycznych ze względu na obciążenie elektryczne lub logicznie 32 urządzenia * 8 niezależnych logicznych funkcji) l Do 256 magistrali PCI l 32 lub 64-bitowa magistrala danych (adresowa) l Magistrala synchroniczna z zegarem o maksymalnej częstotliwości 33MHz (dopuszczalna również 66MHz) l Transfer blokowy (burst) dla wszystkich odczytów i zapisów co daje maksymalny transfer 33MHz*32bity= 133MB/s (najczęściej) lub 66MHz*64bity=528MB/s

50 Główne cechy (Revision 2.1) cd. (2) l Każde urządzenie może (ale nie musi) nadzorować magistralą (bus master) czyli wystawiać adres na magistrali adresując np. główną pamięć (main memory) lub urządzenie na innej magistrali. l Ukryty arbitraż magistrali (niewidoczny dla innych urządzeń) l Mała liczba wyprowadzeń (np. multipleksowana magistrala dane/adres) l Kontrola poprawności transferu poprzez kontrolę parzystości dla: poleceń, danych i adresu (tylko jeden bit parzystości)

51 Główne cechy (Revision 2.1) cd. (3) l Trzy przestrzenie adresowe: pamięć, we/wy, konfiguracji. l Automatyczna konfiguracja, np. podczas inicjalizacji urządzenie podaje rozmiar wymaganej pamięci a arbiter przydziela mu adres. l Przeźroczystość softwarowa - te same komendy dla urządzenia znajdującego się na głównej magistrali lub magistralach podrzędnych. l Równoczesna praca magistrali.


Pobierz ppt "PCI oraz OPB (PCI -Peripherial Component Interconnect) (OPB - On-chip Peripherial Bus) by Ernest Jamro Katedra Elektroniki, AGH Kraków."

Podobne prezentacje


Reklamy Google