Pobieranie prezentacji. Proszę czekać

Pobieranie prezentacji. Proszę czekać

1 Hardware Implementation of Algorithms Adders Ernest Jamro, Dep. Of Electronics, AGH, Poland.

Podobne prezentacje


Prezentacja na temat: "1 Hardware Implementation of Algorithms Adders Ernest Jamro, Dep. Of Electronics, AGH, Poland."— Zapis prezentacji:

1 1 Hardware Implementation of Algorithms Adders Ernest Jamro, Dep. Of Electronics, AGH, Poland

2 2 References Omondi A.R Computer Arithmetic Systems. Algorithms Architecture and Implementations, Prentice Hall Pirsch P., Architectures for Digital Signal Processing, Chichester UK, Wiley U.Mayer-Baese Digital Signal Processing with Field Programmable Gate Arrays, Springer, Berlin 2001 Keshab K. Parhi VLSI Digital Signal Processing Systems, J.Wiley & sons, 1999 Kazimierz Wiatr Akceleracja Obliczeń w systemach wizyjnych, WNT, W-wa 2003 E. Jamro, K. Wiatr, Układy mnożące przez stały współczynnik implementowane w układach programowalnych FPGA,

3 3 Układ dodający ze szeregową propagacją przeniesienia Ripple Carry Adder c i-1 \a i,b i c i-1 \a i,b i sisi cici a i + b i +c i-1 = s i + 2·c i s i = a i b i c i-1 c i = a i b i + a i c i-1 + b i c i-1 = a i b i + c i-1 (a i b i )

4 4 Odejmowanie / Subtraction (A-B) c i-1 \a i,b i c i-1 \a i,b i sisi cici a i - b i -c i-1 = s i - 2·c i s i = a i b i c i-1 na czerwono różnica pomiędzy dodawaniem Red – difference between addition and subtruction Kod uzupełnień do dwóch U2 Twos Complement bit znaku sign bit negacja każdego bitu Invert each bit Odejmowanie bezpośrednie Direct Subtruction Add 1 to LSB Zamiast odejmowania należy dokonać konwersji do kodu U2 liczby b oraz przeprowadzić zwykłą operację dodawania a+b Instead of performing a direct subtraction; a standard adder can be employed but B must be converted to 2s complement code

5 5 Ripple Carry Adders in FPGAs s i = a i b i c i-1 Fragment of Virtex Configurable Logic Block (CLB)

6 6 Carry Skip Adder (CSA) (sumator z przeskokiem przeniesień) T n = A n + B n (lub / or) T n = A n xor B n

7 7 Carry Skip Adder Koszt (Area – A) m- wielkość bitowa pojedynczego bloku (width of a block) Szybkość (propagation time - T) A T= 1/Wydajność (efficiency)

8 8 Carry Select Adder

9 9 Altera Carry Select Adder Apex, Cyclon

10 10 Porównanie układów dodających o szerokości Comparison of Different Adders Architectures 16 bit Układ / Architecture Opóźnienie Propagation delay Koszt Area (A T)[10 4 ] Carry Look Ahead Ripple CLA (m=4) carry select (m=4) carry skip level carry skip Ripple Carry Układ /Architecture OpóźnienieKoszt (A T) [10 4 ] Carry Look Ahead Ripple CLA (m=4) carry select (m=4) carry skip level carry skip Ripple Carry bity

11 11 Dodawanie 3-wejściowe z propagacją przeniesienia 3+ input Carry Propagate Adder (CPA) CPA – układ dodający np. ze skrośną propagacją przeniesienia (Ripple Carry), Carry Look Ahead, Carry Select Adder S= A + B + C Example of Ripple Carry Adder

12 12 Dodawanie 3-wejściowe / Addition 3 Inputs Zachowywanie przeniesienia. Carry Save Adder (CSA) A+B+C= 2 ·T + S a i + b i +c i = 2·t i+1 + s i s i = a i b i c i t i+1 = a i b i + a i c i + b i c i = a i b i + c i (a i b i ) Nie ma propagacji przeniesienia Bardzo szybki układ dodający przy powierzchni podobnej jak Ripple- Carry Adder

13 13 CSA – 3+ inputs 3-inputs4-inputs6-inputs In FPGA dedicated carry logic is available therefore CSA is not so popular as in ASIC technology

14 14 Materiały dodatkowe

15 15 Manchester Adder

16 16 Superblock of carry-skip adder

17 17 Superblock of carry-skip adder Czas propagacji

18 18 Carry Lookahead Adder S i = A i B i C i-1 C i = A i B i + A i C i-1 + B i C i-1 = A i B i + C i-1 (A i B i ) G i = A i B i – Generate- Propagate P i = A i B i - Propagate bo:- Generate S i = P i C i-1 C i = G i + P i C i-1 S 0 = P 0 C -1 C 0 = G 0 + P 0 C -1 S 1 = P 1 C 0 C 1 = G 1 + P 1 C 0 = G 1 + P 1 (G 0 + P 0 C -1 )= G 1 + P 1 G 0 + P 1 P 0 C -1 S 2 = P 2 C 1 C 2 = G 2 + P 2 C 1 = G 2 + P 2 G 1 + P 2 P 1 G 0 + P 2 P 1 P 0 C -1

19 19 Carry-lookahead adder Sumator z antycypacją przeniesień

20 20 Ripple Carry-Lookahead Adder

21 21 RCLA koszt i szybkość Koszt A Czas prop. T A T= 1/Wydajność


Pobierz ppt "1 Hardware Implementation of Algorithms Adders Ernest Jamro, Dep. Of Electronics, AGH, Poland."

Podobne prezentacje


Reklamy Google