Problematyka wykładu Podział rejestrów i liczników Metody syntezy liczników Przykłady realizacji scalonych liczników Układy realizacji równoległego wprowadzania informacji do rejestrów

Ze względu na wprowadzanie i wyprowadzanie danych Podział rejestrów Ze względu na wprowadzanie i wyprowadzanie danych Szeregowe Równoległe Szeregowo-równoległe Równoległo-szeregowe

Pod względem powtarzania cyklu Podział liczników Licznikiem nazywamy sekwencyjny układ cyfrowy służący do zliczania i pamiętania liczby impulsów podawanych w określonym przedziale czasu na jego wejście zliczające. Symbol licznika Układ sekwencyjny S - stanowy Wyjścia Impuls zerujący (ustawiający) Impulsy zliczane Wejścia Pod względem powtarzania cyklu Modulo S Do S

Pod względem długości cyklu Pod względem kierunku zliczania Podział liczników Pod względem długości cyklu O stałej długości cyklu O zmiennej długości cyklu Pod względem kierunku zliczania Jednokierunkowe Dwukierunkowe (rewersyjne) Zliczające w przód Zliczające wstecz

Metody syntezy liczników Pojemność licznika dwójkowego można zmieniać za pomocą układu odpowiednich sprzężeń logicznych. J K Q C Wejście ”1” A B Wyjście 1 1 1 1 1 Wejście A B C 3 6 2 5 3

Metody syntezy liczników Pojemność licznika dwójkowego można zmieniać poprzez zdekodowanie stanu licznika odpowiadającego współczynnikowi podziału i wyzerowanie tym stanem licznika. J K Q C Wejście ”1” A B R 1 1 1 1 1 1 1 1 Wejście A B C 1 2 3 4 1

Metody syntezy liczników ”1” ”1” ”1” 1 1 1 J Q J Q J Q A B C Wejście C C C K R K R K R R 1 1 1 1 S 1 Wejście A B C 1 2 3 4 1

Metody syntezy liczników Pojemność licznika rozkładamy na czynniki i łączymy człony wynikające z tego rozkładu. J K C 1:n ”1” Wejście Wyjście Podział pojemności licznika w stosunku: Dzielnik częstotliwości

Metody syntezy liczników – licznik mod 6 3:1 ”1” A B C J K C Q J K C ”1” Q J K C ”1” Q 1 1 1 1 1 Wejście Wejście A B C 1 2 3 4 5

Metody syntezy liczników – licznik mod 7 A B C J K Q ”1” 3:1 Wejście D Wyjście 1 1 1 1 1 1 1 Wejście A B C D 3 10 2 13 4 1 3

Licznik zliczający w przód na D Licznik zliczający wstecz na D Przykłady liczników Licznik zliczający w przód na D Licznik zliczający wstecz na D

Licznik zliczający w przód na JK Licznik zliczający wstecz na JK Przykłady liczników Licznik zliczający w przód na JK Licznik zliczający wstecz na JK

Realizacje scalone liczników asynchronicznych Licznik 7490 – dekada licząca A B C R0(1) Awe D R S Q J K R0(2) R9(1) R9(2) BDwe Symbol R0(1) R0(2) R9(1) R9(2) A B C D DBwe Awe 7490

Realizacje scalone liczników asynchronicznych Możliwe tryby pracy :2 :5 Awe A B C D 7490 :2 :5 Awe A B C D 7490 BDwe A B C D 1 B C D A 1

Realizacje scalone liczników asynchronicznych Programowalny dzielnik częstotliwości Tablice programowania X4 X3 X2 X1 Podział przez O ---- Z 1 2 3 4 5 6 7 8 9 x4 x3 x2 x1 A B C D BDwe 7490 Awe We R0(1) R0(2) R9(1) R9(2) O – otwarte; Z - zamknięte ”0” Przykład: Licz_90.msm; Dzielnik_czestotliwosci.msm

Realizacje scalone liczników asynchronicznych B C R0(1) Awe D J K Q R0(2) Bwe Symbol R0(1) R0(2) A B C D Bwe Awe 7493

Realizacje scalone liczników asynchronicznych Możliwe tryby pracy :2 :8 Awe A B C D 7493 :2 :8 Awe A B C D 7493 Bwe A B C D 1 B C D A 1

Realizacje scalone liczników asynchronicznych Programowalny dzielnik częstotliwości Tablice programowania X4 X3 X2 X1 Podział przez O ---- Z 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 x4 x3 x2 x1 A B C D Bwe 7493 Awe We R0(1) R0(2) Przykład: Dzielnik_czestotliwosci_93.msm O – otwarte; Z - zamknięte

Licznik synchroniczny mod 5 A 1 1 1 1 B C J Q J Q J1 Q J2 Wejście C C C K K K R R R Zerowanie Wejście 1 2 3 4 A B C

Synteza licznika synchronicznego Zaprojektować licznik synchroniczny zliczający w kodzie Gray’a Qn  Qn+1 S R J K D 0 0 0 1 1 0 1 1 0 --- 1 0 0 1 --- 0 1 --- --- 1 1

Układy równoległego wprowadzania informacji do rejestrów . . . An 1 1 x 1 X S S Q 1 X 1 Q . . . R R 1 Zerowanie Wada: Konieczność wyzerowania rejestru przed wprowadzeniem informacji z wejść równoległych.

Układy równoległego wprowadzania informacji do rejestrów X An . . . Q S R 1 1 X 1 1 1 Wada: Konieczność podawania wartości wprowadzanych równolegle w postaci prostej i zanegowanej. Wyzerowanie rejestru realizowane poprzez równoległe wprowadzenie wartości 0.

Układy równoległego wprowadzania informacji do rejestrów X An . . . Q S R 1 1 X 1 1 1 Wada: Wyzerowanie rejestru realizowane poprzez równoległe wprowadzenie wartości 0.

Układy równoległego wprowadzania informacji do rejestrów X An . . . Q S R Zerowanie 1 1 1 X 1 1 1 1 1

Układy równoległego wprowadzania informacji z kilku źródeł B0 C0 D0 An Bn Cn Dn X4 X3 X2 X1 . . . Wyj 0 Wyj n S Q0 S Q1 Zer. X1 X2 X3 X4 Q0 … Qn 1 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 A0 … An B0 … Bn C0 … Cn D0 … Dn 0 … 0 . . . R R Zerowanie

Przykład Zbudować, wykorzystując przerzutnik typu JK, 3-bitowy rejestr szeregowo-równoległy z możliwością wyprowadzania informacji do dwóch odbiorników. Wej. danych J K C Q A B C Wej. zegarowe Tryb DANE TRYB STER WY1 WY2 DANE TRYB STER WY1 WY2 DANE TRYB STER WY1 WY2 Wyb. wyjścia

Przykład Zbudować, wykorzystując przerzutnik typu JK, 3-bitowy rejestr szeregowo-równoległy z możliwością wyprowadzania informacji do dwóch odbiorników. DANE TRYB STER WY1 WY2 S D T 00 01 11 10 1 TRYB(T) STER(S) DANE(D) WY1 WY2 1 X S D T 00 01 11 10 1 1 1 1

Realizacja przykładowego układu sekwencyjnego x1 x2 y t S1 S2 S3 S4 S5 S6 Równoważność stanów Moore’a Mealy’ego

Realizacja przykładowego układu sekwencyjnego x1 x2 y t S1 S2 S3 S4 S5 S6 Automat Moore’a Automat Mealy’ego X1X2 S 00 01 10 11 Y S1 --- S3 S2 S4 S5 S6 1 X1X2 S 00 01 10 11 S1 --- S3/0 S2/0 S2 S1/0 S4/0 S3 S4 S5/1 S5 S6/1 S6

Realizacja przykładowego układu sekwencyjnego Minimalizacja liczby stanów Tablica trójkątna Automat Moore’a 2 3 4 5 6 1 X1X2 S 00 01 10 11 Y S1 --- S3 S2 S4 S5 S6 1 S2S5 S1S2S3  Sa S5S6  Sb

Realizacja przykładowego układu sekwencyjnego Automat zminimalizowany Automat Moore’a X1X2 S 00 01 10 11 Y S1 --- S3 S2 S4 S5 S6 1 Tablica przejść i wyjść automatu zminimalizowanego X1X2 S 00 01 10 11 Y Sa S4 --- Sb 1 S1S2S3  Sa S5S6  Sb