PRUS - Projektowanie Programowalnych Układów Scalonych Krzysztof Jasiński kjasio@tele.pw.edu.pl Krzysztof Jasiński

PROJEKTOWANIE PROGRAMOWALNYCH UKŁADÓW SCALONYCH Plan przedmiotu Autorzy: dr inż. Krzysztof Jasiński dr inż. Paweł Tomaszewicz   PROJEKTOWANIE PROGRAMOWALNYCH UKŁADÓW SCALONYCH Wymiar godzinowy zajęć: W C L P 2 – – 1 Forma zaliczenia: E Krzysztof Jasiński

Organizacja i zaliczanie przedmiotu Projekt:  zespoły 2÷3 osobowe lista tematów i regulamin mile widziane własne propozycje(!) Zaliczenie przedmiotu: Kolokwium na wykładzie + Egzamin K, E – max = 30 pkt. P – max = 40 pkt. (+ ew. premia -5 pkt.) S = K + P + E Krzysztof Jasiński

Literatura i materiały pomocnicze do wykładu i projektu T. Łuba (red): Programowalne Układy Przetwarzania Sygnałów i Informacji, WKiŁ 2008. T. Łuba: Synteza układów logicznych. Oficyna Wydawnicza PW, Warszawa 2005. Ojrzeńska – Wójter Danuta, Jasiński Krzysztof, Projektowanie układów cyfrowych w strukturach FPGA, Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne 7/2008. Ojrzeńska – Wójter Danuta, Jasiński Krzysztof, Układy FPGA - Możliwości powszechnego zastosowania, Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne 2-3/2008. Wolf Wayne, Computers as Components, 2nd Edition. Principles of Embedded Computing System Design, Elsevier, 2008. Materiały zebrane do przedmiotu PRUS – płyty CD (DVD) z tekstami artykułów, książek, not katalogowych, opisami zestawów edukacyjnych, projektami referencyjnymi oraz innymi informacjami przydatnymi do projektów 4 Krzysztof Jasiński

Wybór tematu projektu Lista tematów do wyboru Termin zgłoszenia tematu i zaliczenia Zasady realizacji Kontrola postępów, konsultacje Zaliczenie: uruchomienie, sprawozdanie, dokumentacja 5 Krzysztof Jasiński

Geneza i cel wykładu Próba zmiany stereotypu: FPGA tylko dla inżyniera specjalisty Nie wykorzystane możliwości FPGA vs. mikrokontrolery atrakcyjność dostępność przystępność obszar zastosowań 6 Krzysztof Jasiński

Geneza i cel wykładu c.d. Wprowadzenie do systematycznego projektowania systemów wbudowanych: zapoznanie z nowoczesnymi architekturami FPGA prezentacja koncepcji systemów wbudowanych wskazanie roli i znaczenia metodologii w projektowaniu omówienie procesu projektowania systemów wbudowanych Przedstawienie technik projektowania systemów uwzględniające: pogłębione spojrzenie na metodologie, wymagania, specyfikacje i analizę systemu formalne i nieformalne metody specyfikacji sposoby zapewnienia jakości Krzysztof Jasiński

Program wykładu Wstęp ewolucja technologiczna, historia w pigułce tempo rozwoju porównanie różnych technologii układów: ocena możliwości układów FPGA - technicznych, ekonomicznych i aplikacyjnych układy i systemy cyfrowe, układy PLD i ich zastosowania proces projektowania, modele i zadania syntezy główne obszary zastosowań charakterystyka rozwiazań w PLD koncepcja rozwiązania kompleksowego prototypowanie systemów przy użyciu platform uruchomieniowych Krzysztof Jasiński

program wykładu c.d. proces technologiczny Charakterystyka układów programowalnych proces technologiczny techniki programowania architektury funkcjonalne topologie połączeń Przykłady klasycznych układów PLD porównanie kilku rodzin układów - ich budowy, możliwości funkcjonalnych, parametrów i sposobów programowania zasady i podejście do tworzenia nowszych rodzin podejścia do projektowania systemów ewolucja narzędzi i metod projektowania i implementacji 9 Krzysztof Jasiński

program wykładu c.d. Wprowadzenie do systemów wbudowanych i metodologii projektowania z wykorzystaniem FPGA Przegląd architektur najnowszych rodzin układów FPGA: MAX II CYCLONE II STRATIX II HardCopy II Przegląd układów konfiguracyjnych i urządzeń do programowania Przegląd platform uruchomieniowych: DE0, DE1, DE2, MAX II Micro 10 Krzysztof Jasiński

Wprowadzenie do tematyki projektów - przykłady: Transceiver RF (nadajnik - odbiornik) : - budowa i zasady działania, - parametry i konfiguracja, - sterowanie, wymagania czasowe Konwerter USB <=> port równoległy (FPGA) - sterowanie, obsługa transmisji Wyświetlacz alfanumeryczny LCD (2x 16 znaków) - budowa i zasady działania - procedury obsługi, wymagania czasowe Krzysztof Jasiński

Krótka historia - od liczydła do komputera 1850: George Boole tworzy algebrę (a. Boole’a) Odwzorowuje wyrażenia logiczne za pomocą symboli Umożliwia operowanie wyrażeniami logicznymi w języku matematyki 1938: Claude Shannon łączy algebrę Boole’a z układami przełączającymi Jego praca magisterska 1945: John von Neumann opracowuje komputer z pamięcią programu Jako elementy przełączające wykorzystuje lampy elektronowe 1946: ENIAC – pierwszy elektroniczny komputer 18,000 lamp Kilka tysięcy operacji mnożenia na minutę 1947: Shockley, Brittain i Bardeen wynajdują tranzystor Zastępuje lampy Pozwala integrować elementów w jednej obudowie Otwiera drogę do nowoczesnej elektroniki cyfrowej Krzysztof Jasiński

Maszyna różnicowa Babbage’a (1832) Pierwszy komputer Maszyna różnicowa Babbage’a (1832) 25.000 elementów koszt: £17,470 Krzysztof Jasiński

ENIAC - pierwszy komputer elektroniczny (1946) Krzysztof Jasiński

Historia elektroniki: od tranzystora do układu scalonego 1947: Tranzystor – Bardeen (Bell Labs) 1949: Tranzystor Bipolarny – Schockley 1956: Pierwsza bipolarna bramka – Harris 1959: Pierwszy monolityczny IC – Kilby 1960: Pierwszy komercyjny IC – Fairchild TTL: 1962 – 1990 ECL: 1974 – 1980 Pierwszy Tranzystor @ Bell Labs ECL 3-wejściowa bramka Krzysztof Jasiński

Ewolucja układów scalonych: nowe technologie 1925, 1935: MOSFET Tranzystor – Lilenfeld (Canada) & Heil (England) 1960s: CMOS wprowadzona, w szerszym zastosowaniu dopiero od lat 1980-ch 1960s: pMOS (Kalkulatory) 1970s: nMOS (Intel – mikroprocesory 4004, 8080) 1980: CMOS dominująca; BiCMOS i SOI w specjalnych zastosowaniach. 4004 Pentium IV Krzysztof Jasiński

Wizje rozwoju Gordona Moore’a (1965) Przewiduje wykładniczy wzrost liczby tranzystorów w układach scalonych podwajanie w 12 ÷ 18 miesięcy Pierwszy milion tranzystorów w jednym układzie w 1980! Wczoraj: 42 Miliony, 2 GHz zegar (Intel P4) - 2001 140 Milionów tranzystorów (HP PA-8500) Dzisiaj: DuoCore QuadCore… Krzysztof Jasiński

Prawo Moore’a Electronics, 19 Kwiecień, 1965. Krzysztof Jasiński

Ewolucja złożoności US Krzysztof Jasiński

Postępy w technologii układów scalonych Zwiększenie upakowania 0.18 0.15 0.13 0.08 0.10 0.22 0.12 0.20 15% redukcja wymiaru/rok 0.18 0.16 0.14 150 Milionów Tranzystorów/cm2 Szerokość bramki (mm) 0.12 0.10 0.08 1999 2000 2001 2002 2003 2004 2005 Krzysztof Jasiński

Dokąd zmierza technika cyfrowa? ALTERA ACTEL Quick Logic XILINX Lattice Najnowsze produkty (ALTERA) Systemowe podejście do nowych architektur Rodziny MAXII, CycloneII, StratixII Układy konfiguracyjne Języki specyfikacji – AHDL, VERILOG, VHDL, C2H Dokąd zmierza technika cyfrowa? ALTERA - uzasadnienie wyboru producenta Najnowsze produkty – MAX II, Cyclone II, Stratix II  cechy charakterystyczne Inne podejście przy opracowywaniu nowych architektur  ilustracje Krzysztof Jasiński

Najnowsze produkty made by Relatywne ceny Nowa Generacja Aktualna oferta ALTERy zawiera trzy rodziny układów: MAXII – układy CPLD z zupełnie zmienioną architekturą logiczną i nowymi elementami i funkcjami użytkowymi CYCLONEII – układy FPGA o zróżnicowanych wielkościach zasobów, z nowymi elementami architektury logicznej i wbudowanymi blokami arytmetycznymi STRATIXII - układy FPGA o wielkich zasobach, z nową architekturą elementów logicznych, wbudowanymi blokami DSP i interfejsami komunikacji szerokopasmowej o bardzo dużych przepustowości, oraz HARDCOPYII (Structured ASIC) – układy programowane maską o identycznej architekturze jak pierwowzór w FPGA, ale mniejsze, szybsze, tańsze i bardziej energooszczędne Relatywna złożoność i parametry Krzysztof Jasiński

Porównanie technik realizacji: FPGA vs. ASIC&ASSP niski wysoki Procesor DSP FPGA ASIC Std. Cell Full Custom Moc zużywana & koszt układu Stopień trudności & koszt opracowania ASIC vs. FPGA  „wanienka” => wzrost znaczenia FPGA dla techniki cyfrowej czynniki „negatywne”, osłabiające znaczenie tradycyjnej technologii ASIC & ASSP: rosnące koszty opracowania układów ASIC & ASSP, konieczność różnicowania produktów (bez dodatkowych kosztów), potrzeba wydłużenia czasu życia produktów, konieczność zmniejszania ryzyka => obniżenie NRE); czynniki „pozytywne”, akcentujące walory technologii FPGA: coraz niższe koszty - systematyczny spadek cen średnio ok. 35% rocznie, łatwe personalizowanie i różnicowanie funkcji produktów, łatwe modernizowanie i wydłużanie cyklu życia produktów, dostępne i łatwe w użyciu narzędzia do projektowania (wersji WEB - free) z bibliotekami makrofunkcji i wirtualnych bloków funkcjonalnych (IP Cores), sprzęt do eksperymentów aplikacyjnych – zestawy do prototypowania. Krzysztof Jasiński

Porównanie technik realizacji: FPGA vs. ASIC & ASSP Czynniki „negatywne” - osłabiające znaczenie ASIC & ASSP rosnące koszty opracowania układów ASIC & ASSP, konieczność różnicowania produktów (bez extra kosztów), potrzeba wydłużenia czasu życia produktów (modyfikacja), konieczność zmniejszania ryzyka => obniżenie kosztów NRE; ASIC vs. FPGA  „wanienka” => wzrost znaczenia FPGA dla techniki cyfrowej czynniki „negatywne”, osłabiające znaczenie tradycyjnej technologii ASIC & ASSP: rosnące koszty opracowania układów ASIC & ASSP, konieczność różnicowania produktów (bez dodatkowych kosztów), potrzeba wydłużenia czasu życia produktów, konieczność zmniejszania ryzyka => obniżenie NRE); czynniki „pozytywne”, akcentujące walory technologii FPGA: coraz niższe koszty - systematyczny spadek cen średnio ok. 35% rocznie, łatwe personalizowanie i różnicowanie funkcji produktów, łatwe modernizowanie i wydłużanie cyklu życia produktów, dostępne i łatwe w użyciu narzędzia do projektowania (wersji WEB - free) z bibliotekami makrofunkcji i wirtualnych bloków funkcjonalnych (IP Cores), sprzęt do eksperymentów aplikacyjnych – zestawy do prototypowania. Krzysztof Jasiński

Porównanie technik realizacji: FPGA vs. ASIC & ASSP Czynniki „pozytywne” - akcentujace walory rozwiązań w FPGA coraz niższe koszty – rocznie średnio 35%, łatwe personalizowanie i różnicowanie funkcji produktów, łatwe modernizowanie i wydłużanie cyklu życia produktów, dostępne i łatwe w użyciu narzędzia (w części bezpłatne), sprzęt do prototypowania i weryfikacji fizycznej ASIC vs. FPGA  „wanienka” => wzrost znaczenia FPGA dla techniki cyfrowej czynniki „negatywne”, osłabiające znaczenie tradycyjnej technologii ASIC & ASSP: rosnące koszty opracowania układów ASIC & ASSP, konieczność różnicowania produktów (bez dodatkowych kosztów), potrzeba wydłużenia czasu życia produktów, konieczność zmniejszania ryzyka => obniżenie NRE); czynniki „pozytywne”, akcentujące walory technologii FPGA: coraz niższe koszty - systematyczny spadek cen średnio ok. 35% rocznie, łatwe personalizowanie i różnicowanie funkcji produktów, łatwe modernizowanie i wydłużanie cyklu życia produktów, dostępne i łatwe w użyciu narzędzia do projektowania (wersji WEB - free) z bibliotekami makrofunkcji i wirtualnych bloków funkcjonalnych (IP Cores), sprzęt do eksperymentów aplikacyjnych – zestawy do prototypowania. Krzysztof Jasiński

Główne dziedziny zastosowań Automatyka przemysłowa, robotyka Kartografia Automatyka przemysłowa, robotyka TECHNIKA PLD Medycyna Telekomunikacja Sieci radiowe Wojsko Krzysztof Jasiński

Rozwiązania w technologii PLD Metody syntezy i optymalizacji: Komputerowe narzędzia do projektowania Tworzywo: układy CPLD i FPGA Modele systemów cyfrowych: języki specyfikacji i reprezentacji Krzysztof Jasiński

Rozwiązania w technologii PLD Układy programowalne Projektowanie systemowe Projektowanie systemów wymaga elastycznego łączenia gotowych bloków bibliotecznych makro- i megafunkcji z własnymi elementami, Konstruowanie złożonych aplikacji przy użyciu nowych narzędzi ułatwiających efektywną integrację elementów (SOPC builder) Postęp w integracji systemów w jednoukładowych realizacjach wymaga nowych wirtualnych funkcji – IP Cores Źródłem IP Cores są wąsko ukierunkowane firmy Wirtualne biblioteki (IP Cores, mega funkcje) Komputerowe narzędzia do projektowania Krzysztof Jasiński

Idea rozwiązania kompleksowego 0.18 µm / 1.8V 90 nm / 1.2V 90 nm / 1.2V CPLD Tanie FPGA Złożone, bardzo pojemne i efektywne FPGA (Stratix IIGX at 6.375Gbps) Strukturalne ASIC Wbudowane procesory typu softcore DSP Builder SOPC Builder Wyróżniającą cechą firmy ALTERA jest jej oferta rozwiązania kompleksowego, która zawiera pełny portfel produktów: układy programowalne i ich wersja Hardcopy procesor wbudowany NIOS II, Quartus software, Megafunkcje i IP cores, narzędzia wspomagające (SOPC i DSP builder) zestawy uruchomieniowe i edukacyjne Środowisko do projektowania QUARTUS jest wspólną platformą dla wszystkich produktów Proponowany portfel rozwiązań jest wystarczający do prototypowania i weryfikacji bardzo zaawansowanych projektów. Zestawy do prototypowania System do projektowania Megafunkcje i IP Cores Narzędzia wspomagające Krzysztof Jasiński

Rozwiązania wirtualne IP Narzędzia Zarządzania Produktami IP Narzędzia Integracji Systemowej Wyróżniającą cechą firmy ALTERA jest jej oferta rozwiązania kompleksowego, która zawiera pełny portfel produktów: układy programowalne i ich wersja Hardcopy procesor wbudowany NIOS II, Quartus software, Megafunkcje i IP cores, narzędzia wspomagające (SOPC i DSP builder) zestawy uruchomieniowe i edukacyjne Środowisko do projektowania QUARTUS jest wspólną platformą dla wszystkich produktów Proponowany portfel rozwiązań jest wystarczający do prototypowania i weryfikacji bardzo zaawansowanych projektów. Projekty Wzorcowe Platformy Uruchomieniowe Intellectual Property Cores 30

Wprowadzenie projektu Proces projektowania Specyfikacja projektu Wprowadzenie projektu Modyfikacja projektu Kompilacja projektu Symulacja funkcjonalna Weryfikacja czasowa Programowanie układu Weryfikacja fizyczna Produkcja Krzysztof Jasiński

Modele i zadania syntezy – poziomy abstrakcji Modele behawioralne – opis funkcji Modele strukturalne - architektury Synteza architektury Poziom architektury Synteza logiczna Poziom logiczny Projektowanie fizyczne Poziom geometrii Modele fizyczne Krzysztof Jasiński

Poziomy reprezentacji układu Poziom architektury – operacje np. obliczenia, transfer danych: języki opisu sprzętu, schematy blokowe Poziom logiczny – zestaw funkcji logicznych: grafy stanów, tablice prawdy, schematy logiczne Poziom geometryczny – elementy geometryczne: topografia układu Krzysztof Jasiński  

Synteza i optymalizacja układu Synteza architektury: organizacja ścieżki danych i logiki sterującej operatory  funkcje układu (zasoby) + powiązania + kolejność i czasy wykonania Synteza logiczna: opracowanie mikroskopowej struktury układu  automatu, schematu logicznego, opisu w języku HDL Projektowanie fizyczne: opracowanie topografii układu scalonego  synteza i optymalizacja geometrii układu, generowanie komórek, rozmieszczanie elementów i połączeń; Kryteria optymalizacji: kryteria ogólne  powierzchnia; kryteria szczegółowe  szybkość działania (czas propagacji, cyklu,zwłoki), szybkość przetwarzania danych (przepustowość) Krzysztof Jasiński

Charakterystyka układów programowalnych Proces technologiczny Technika programowania Architektura bloku logicznego Architektura bloku wejścia / wyjścia Architektura programowalnych połączeń Krzysztof Jasiński

Proces technologiczny Stosowane technologie - bipolarne (TTL, ECL) - CMOS - BiCMOS - GaAs Początkowo technologia bipolarna Obecnie dominuje CMOS Krzysztof Jasiński

Techniki programowania Układy PLD (CPLD) (trwałe)  Fuse  EPROM  EEPROM (FLASH)  Laser Układy FPGA  SRAM (ulotne)  Anty-fuse Krzysztof Jasiński

Architektura bloku logicznego Podstawowy blok: komórka lub grupa komórek Komórka zawiera kilka elementów  kombinacyjnych  sekwencyjnych (przerzutnik)  pamięć konfigurowalną (RAM, ROM, FIFO etc)  specjalizowane funkcje Złożoność bloku: od komórki do matrycy komórek Krzysztof Jasiński

Architektura bloku wejścia / wyjścia Blok we/wy może być skonfigurowany do podzbioru funkcji: Wejście, wyjście lub dwukierunkowe Rejestr, zatrzask lub przejście bezpośrednie Elementy dopasowania Bufor trójstanowy Wyjście proste lub zanegowane Elementy regulacji poziomu sygnału Wyposażenie ścieżki krawędziowej JTAG Krzysztof Jasiński

Połączenia ciągłe i segmentowe Krzysztof Jasiński

Architektury, technologie, programowanie Krzysztof Jasiński

MAX 7000 - Schemat Blokowy LAB z Lokalną Matrycą Połączeń Makrokomórka ··· ··· Końcówki I/O PIA ··· ··· ··· ··· Sterowanie I/O Programowalna Matryca Połączeń (PIA) Krzysztof Jasiński

MAX7000 - Budowa Komórki LAB Lokalna Matryca Połączeń Globalny Clear Globalny clock Z elementu I/O Ekspandery Równoległe Q D PRN CLRN ENA do PIA I I/O Product-Term Select Matrix Clock WybórClear Ekspandery Połączenia z PIA Krzysztof Jasiński

MAX7000A – schemat blokowy Krzysztof Jasiński

MAX7000A – ekspandery równoległe Krzysztof Jasiński

MAX7000A – połączenie z matrycą PIA Krzysztof Jasiński

FLEX 10K - Schemat Blokowy IOE IOE IOE Element I/O IOE IOE EAB LAB z połączeniami lokalnymi IOE IOE EAB FastTrack Połączenia Globalne IOE IOE Element Logiczny Blok Pamięci Wbudowanej Krzysztof Jasiński

FLEX 10K – architektura połączeń kanał kolumnowy kanał wierszowy LAB2 PIA LAB1 LAB6 t LAB Architektura matrycowa (MAX 3000-7000) Architektura kratowa (FLEX 10K) Krzysztof Jasiński

FLEX10K – grupa komórek LAB Krzysztof Jasiński

FLEX 10K – Komórka LE z Pamięcią LUT Połączenie Lokalne w LAB We carry We Cascade z Wiersza Połączenia Globalnego Do połączeń Matrycy Globalnych Globalne Zerowanie Data 1 Data 2 Data 3 Data 4 Carry Chain Cascade Chain LUT Q D PRN CLRN ENA LAB: Sygnały Sterujące Clear/ Preset Logic LAB Sterowanie 1 Sterowanie 2 Sterowanie 3 Sterowanie 4 Zegar Multipleksery Konfiguracyjne Wy Carry Wy Cascade Krzysztof Jasiński

FLEX10K – Blok pamięci wbudowanej Krzysztof Jasiński

Pobór prądu w funkcji częstotliwości Porównanie układów z rodziny MAX7000S i MAX3000A Krzysztof Jasiński

Pobór prądu w funkcji częstotliwości Porównanie układów z rodziny FLEX10K i ACEX1K Krzysztof Jasiński

Porównanie kosztów w relacji: FPGA (ACEX) vs. ASIC ASIC = koszt układu + koszt opracowania + koszty ukryte FPGA minimalizuje koszty: Brak kosztów NRE Brak strat („utraconej szansy”) Brak kosztów powtarzania cyklu Niski koszt rezerw Lost Opportunity Koszty niejawne (do 90%) NREs Development Cost Całkowity koszt ($) Development Cost Device Unit Cost Device Unit Cost ACEX ASICs Krzysztof Jasiński

Nowsze rodziny układów APEX 20K Nowa rodzina PLD do integracji systemu w jednym układzie Krzysztof Jasiński

APEX 20K APEX 20K FLEX® 10K MAX® 7000 FLEX® 6000 3D Interconnect Embedded Memory High Density Phase-Locked Loop MAX® 7000 Product Terms Wide Fan-in Macrocell Fast State Machines APEX 20K FLEX® 6000 Interleaved LABs LE Structure I/O Structure udoskonala i scala istniejące architektury umożliwiając realizację systemu w jednym strukturze Krzysztof Jasiński

Architektura MultiCore™ Architektura MultiCore pozwala realizować projekty o złożoności powyżej miliona bramek Ułatwia efektywną integrację Look-up Table Core: FLEX 6000 Model Product-Term Core: MAX 7000 Model Memory Core: FLEX 10KE Model LUT P-Term Memory Krzysztof Jasiński

Charakterystyka rodziny APEX 20K 2.5-V, 0.25-µ/0.22-µ, 6LM SRAM (technologia) 100K to 400K bramek 4,160 to 16,640 Elementów Logicznych 53,000 to 213,000 Bitów RAM 416 to 1,664 Makrokomórek 125-MHz zegar systemu 64-Bit, 66-MHz standard PCI Architektura typu Embedded MultiCore™ Product Term - tpd = 3.9-ns High-Speed Dual-Port RAM Krzysztof Jasiński

Rozszerzona matryca połączeń Połączenie W kolumnie Połączenia w MegaLABie Połączenie w wierszu ESB MegaLAB™ MegaLAB Połączenia Lokalne Krzysztof Jasiński

MegaBLOK w architekturze APEX 20K Matryca połączeń w MegaLAB Element Logiczny (LE) 4-wejściowa matryca LUT Przerzutnik D Łańcuchy Carry i Cascade Blok matryc logicznych (LAB) 10 LEów MegaLAB 16 LABów 1 blok wbudowanych funkcji (ESB) LE LE LE Blok Wbudowa-nych funkcji (ESB) LE LE LE LE LE LE LE Nowy Poziom Hierarchii LAB1 LAB2 LAB16 MegaLAB Krzysztof Jasiński

Parametry APEX 20K cd. 4-poziomy połączeń ciągłych FastTrack™ Nowy poziom topologii ścieżek Rozszerzona pętla fazowa (PLL) 1X, 2X, 4X zwielokrotnienie zegara Zasilanie interfejsu I/O MultiVolt™ Zaawansowane obudowy FineLine BGA™ Zgodność wyprowadzeń obudów SameFrame™ Krzysztof Jasiński

Rodzina APEX 20K/E Atrybuty EP20K100E EP20K100 EP20K160E EP20K200E Maksymalna # bramek Typowa # bramek # LE Maksymalna # RAM Bit. # komórek Maksymalna # pinów I/O Obudowy 263K 53K - 106K 4,160 53,248 416 252 144 TQFP 196 BGA* 208 PQFP 240 PQFP 324 BGA* 356 BGA 404K 82K - 163K 6,400 81,920 640 320 144 TQFP 208 PQFP 240 PQFP 400 BGA* 526K 106K - 211K 8,320 106,496 832 382 208 RQFP 240 RQFP 356 BGA 484 BGA* 672 BGA* 728K 147K - 293K 11,520 147,456 1,152 420 208 RQFP 240 RQFP 672 BGA* 1,052K 213K - 423K 16,640 212,992 1,664 502 652 BGA 655 PGA 672 BGA* 1,537K 311K - 618K 24,320 311,296 2,432 620 672 BGA* 900 BGA* 2,670K 541K - 1,073K 42,240 540,672 4,224 780 900 BGA* 984 PGA Krzysztof Jasiński

Struktura MegaLABu Każdy LAB może być połączony linią lokalną lub przez magistralę ogólną (MegaLAB Interconnect) MegaLAB Interconnect ESB LAB Komórki I/O Połączenia Lokalne Krzysztof Jasiński

Blok wbudowanych funkcji Rozbudowana struktura wbudowanych funkcji zoptymalizowana w celu integracji systemu Product Term RAM ROM CAM ESB * Krzysztof Jasiński

Możliwości struktury Product-Term ESB realizuje funkcje w strukturze logicznej typu suma iloczynów 32 iloczyny logiczne 16 programowalne przerzutniki D + XOR + Parallel Expander 16 Makrokomórek Pozwala realizować funkcje o dużej liczbie wejść (fan-in) 3.9-ns czas propagacji MegaLAB Interconnect 32 Product Terms (Iloczyny) FFs 16 32 OR Feedback XOR 65 Krzysztof Jasiński

Opóźnienia w strukturach APEX 20K Integracja różnych architektur logicznych redukuje opóźnienia Opóźnienia pomiędzy układami sumują się obniżając szybkość systemu APEX 20K EPF10K100E-1 EPM7064S-5 APEX 20K -1 Speed Grade LUT REG REG LUT REG REG P-TERM P-TERM tCO 4.7 ns tSU 2.9 ns tD 1.0 ns tCO 0.2 ns tLAD 3.9 ns tSU 0.7 ns tpd = 4.7 ns + 1.0 ns + 2.9 ns = 8.6 ns tpd = 0.2 ns + 3.9 ns + 0.7 ns = 4.8 ns Krzysztof Jasiński

Programowanie układów Krzysztof Jasiński

Programowanie w systemie (ISP) Krzysztof Jasiński

Interfejs do programowanie/konfiguracji ByteBlaster Krzysztof Jasiński

Schemat konfiguracji z pamięcią Krzysztof Jasiński

Schemat konfiguracji w trybie PS + pamięć Krzysztof Jasiński

Schemat konfiguracji z mikroprocesorem Krzysztof Jasiński

Ewolucja narzędzi do projektowania A+PLUS MAX+PLUS MAX+PLUS II Quartus Czwarta generacja narzędzi projektowych dla układów PLD Krzysztof Jasiński

Rozwój metod specyfikacji projektu C-Code System C 1M-10K Application Compilers (FIR) 100K-1M Intellectual Property Bramek przeliczeniowych (K) 10-100K Behavioral VHDL/Verilog RTL 1K-5K Schematics Equations 1 1991 1993 1995 1997 1999 2001 2003 2005 Krzysztof Jasiński

Nowe narzędzia do projektowania Milion+ bramek Twórczość intelektualna System w jednym układzie Rekompilacja inkrementalna Systemy wieloprocesorowe Projekty opisane językiem HDL Powtórne użycie projektu Szybki dostęp do rynku Projektowanie zespołowe World-Wide Web Sprawdzanie i korekta Obliczenia rozproszone Współpraca poprzez Internet Poprzez sieci środowiskowe Krzysztof Jasiński

Wzrost układów ASIC zawierających IP 100 80 % 60 40 20 1996 1997 1998 1999 2000 2001 2002 2003 2004 Źródło: ICE Krzysztof Jasiński

Nowa strategia integracji - Megafunkcje Oferowane przez f-mę ALTERA Zbiór standardów przemysłowych Optymalizowane pod kątem układów f-my ALTERA Oferowane przez partnerów Szeroki asortyment funkcji typowych i specjalizowanych Optymalizowane dla technologii układów f-my ALTERA Dwa uzupełniające się źródła zoptymalizowanych megafunkcji Krzysztof Jasiński

Rozwiązanie systemowe Oryginalne funkcje użytkownika Biblioteka funkcji IP Altera – na życzenie 16-Bit CPU Proprietary Compression Algorithm FFT Glue Logic PCI Master/Target IEEE-1394 Krzysztof Jasiński

Procedura stosowania IP Free OpenCore™ Download Obtain Free Modify MegaWizard™ Parameterization MAX+PLUS® II and Quartus™ Software MAX+PLUS II Analyze Silicon & Development Board License Krzysztof Jasiński

Przejście od prototypu do produkcji Altera PLD Ceny PLD są dla wielu zastosowań umiarkowane core Dla większej produkcji Altera proponuje tańszą technologię - MPLD Altera PLD Altera MPLD core core ASIC Dla specjalnych zastosowań rdzenie IP mogą być użyte w ASICach core Prototyp Produkcja Krzysztof Jasiński

Problemy i wyzwania systemów w technice FPGA

Problemy i wyzwania w projektowaniu systemów w technice FPGA Luka Produktywności Prawo Moore’a Produktywność Projektowa Projekty Szablonowe Weryfikacja Systemu Kompilatory Behawioralne Synteza Logiczna Schemat Funkcjonalny

Sposoby zwiększania produktywności Metody wykorzystujące narzędzia systemowe: kompilacja inkrementalna weryfikacja sprzętowa, np. analizator SignalTap synteza adaptacyjna CoreSyn synteza systemu w jednym chipie - SOPC Metody projektowania – architektury, integracja bloków wirtualnych metodologie systemów wbudowanych zastosowanie wirtualnych bibliotek IP Core, NIOS II akceleratory sprzętowo-programowe np. C2H integracja funkcjonalna wg modelu koprocesora sieć w układzie scalonym – NOC (Network on Chip) prototypowanie z użyciem platform uruchomieniowych

Analizator Logiczny SignalTap Metody wykorzystujące narzędzia systemowe Użytkownik definiuje sygnały, punkty do kontroli i zbierania danych testowych Dane są zapamiętywane w blokach EAB Dane testowe są przekazywane do analizy w systemie QUARTUS Użycie megafunkcji SignalTap pozwala wyeliminować tradycyjny analizator logiczny APEX 20K SignalTap Megafunction Kabel interfejsu System Quartus Krzysztof Jasiński

Adaptacyjne metody syntezy Metody wykorzystujące narzędzia systemowe Strategia syntezy algorytmu CoreSyn™ wybiera rdzeń architektury właściwy dla danej funkcji Zapewnia optymalne wykorzystanie zasobów i parametry dynamiczne aplikacji Write Memory Control LUT P-Term Memory PLL CoreSyn Algorithm Read Memory Control Memory Controller FIFO FIFO Usage Parameter Control S/M Krzysztof Jasiński

Kierunek integracji systemów - SOPC Metody wykorzystujące narzędzia systemowe System on Board APEX System on Programmable Chip Krzysztof Jasiński

Rozwiązania z użyciem IP core’ów Metody projektowania – architektury, integracja bloków wirtualnych Narzędzia integracji systemowej Narzędzia rozmieszczania IP Projekty wzorcowe Zestawy uruchomieniowe Intellectual Property Cores Krzysztof Jasiński

Procesor wbudowany Nios II Metody projektowania – architektury, integracja bloków wirtualnych Soft-Core - 32 Bit RISC Mikroprocesor Drugiej Generacji Opracowany w f-mie Altera Architektura Harvard Royalty-Free Avalon Switch Fabric UART GPIO Timer SPI SDRAM Controller On-Chip ROM RAM Nios II CPU Debug Cache FPGA 88

Procesor wbudowany Nios II Metody projektowania – architektury, integracja bloków wirtualnych Nios II - procesor Soft-Core Niski koszt W technologii Cyclone II - $0.35 Większa efektywność 32-Bit Procesor RISC O połowę mniejszy niż w Cyclone Pozostała logika programowalna 89 Krzysztof Jasiński

Metody projektowania – architektury, integracja bloków wirtualnych Kompilator C2H Metody projektowania – architektury, integracja bloków wirtualnych Generowanie specjalizowanego układu akceleratora z opisu funkcji w języku ANSI C C2H Akcelerator CPU Arbiter Arbiter Pamięć Programu Pamięć Danych Pamięć Danych Krzysztof Jasiński

Metody projektowania – architektury, integracja bloków wirtualnych Koprocesor w FPGA Metody projektowania – architektury, integracja bloków wirtualnych Procesor w FPGA Procesor z koprocesorem w FPGA FPGA FPGA FIR Procesor FIR Procesor IQ Map IQ Map NCO NCO Memory Memory Memory Krzysztof Jasiński

Wieloprocesorowy system DSP z koprocesorem w FPGA Metody projektowania – architektury, integracja bloków wirtualnych Przeniesienie algorytmów do koprocesora w FPGA redukuje koszty i liczbę procesorów DSP Zastosowanie: algorytmy wymagające dużej liczby procesorów DSP z prostym sterowaniem DSP + FPGA DSP FIR DSP $$$ DSP IQ Map Kosztowne rozwiązanie DSP zastąpione znacznie tańszym i bardziej efektywnym połączeniem: DSP + FPGA NCO Memory Memory Krzysztof Jasiński

Podsumowanie: Czynniki wpływające na wartość aplikacji Obniżenie kosztu Wzrost funkcjonalności Skrócenie cyklu (time to market) Wzrost szybkości systemu Wzrost jakości/niezawodności Łatwiejsze wykorzystanie Redukcja wymiarów Redukcja poboru mocy 10 20 30 40 50 60 70 Ocena w % Source: Dataquest Krzysztof Jasiński

Redundancja pozwala naprawić defekt i zwiększyć uzysk! Patent ALTERY dla technologii PLD Znaczne zwiększenie uzysku Element I/O (IOE) IOE IOE IOE IOE Logic Array Block IOE IOE Sekcja z defektem Uaktywniona sekcja nadmiarowa IOE IOE Krzysztof Jasiński