Opracowanie i weryfikacja algorytmów szeregowania zadań dla potrzeb redukcji poboru mocy układów cyfrowych. Temat ten jest częścia jednego z 12 etapów realizowanego grantu KBN. Koordynator – dr W. Szcześniak
Wstępny projekt architektury komputerowego systemu do redukcji poboru mocy układów CMOS Celem projektu jest opracowanie (opcjonalnie) i oprogramowanie a następnie przetestowanie algorytmów szeregowania zadań pozwalających na redukcję poboru mocy cyfrowych układów CMOS. Podstawowy pomysł polegał na odpowiednim szeregowaniu zadań w taki sposób, aby możliwe było zmniejszenie częstotliwości taktowania niektórych funktorów (w praktyce jest to realizowane poprzez zmniejszenie ich napięcia zasilania) tak, aby zmniejszyć całkowitą moc pobieraną przez układ bez zwiększania całkowitego czasu wykonania zadania.
Podstawowe założenia elementy systemu powinny być luźno związane, aby ułatwić późniejsze modyfikacje systemu, graficzny interfejs użytkownika nie powinien zawierać żadnej logiki biznesowej, a jedynie powinien się ograniczyć do wywoływania odpowiednich metod obiektów z innych pakietów, system powinien służyć zarówno do tworzenia i edycji przykładów testowych, jak i uruchamianiu algorytmów, dodawanie nowych algorytmów/narzędzi nie powinno wiązać się z koniecznością ingerowania w istniejący kod systemu.
Rys. Wynik syntezy uzyskany literaturowym algorytmem ASAP