Wirtualizacja infrastruktury sieciowej wyniki projektu Warszawa, 27 maja 2013

Zespoły Politechnika Warszawska Poznańskie Centrum Superkomputerowo-Sieciowe Politechnika Śląska

Wirtualizacja w Systemie IIP Plan prezentacji Wirtualizacja w Systemie IIP Idealne urządzenie umożliwiające wirtualizację Platformy wirtualizacji XEN EZappliance NetFPGA Podsumowanie

Architektura Systemu IIP

Idealne urządzenie umożliwiające wirtualizcję Mechanizm klasyfikacji na podstawie nagłówka PI Wirtualne węzły. Zachowana izolacja, choć możliwe współdzielenie zasobów (CPU, pamięć) Wirtualizacja łączy. Zachowana izolacja poprzez odpowiedni algorytm szeregujący

Szeregowanie na wyjściu

Monitor maszyn wirtualnych Xen Maszyny wirtualne (VM) kontrolowane przez hipernadzorcę Sterowniki urządzeń w osobnej, uprzywilejowanje maszynie wirtualnej, np. VM0 (niezawodność i stabilność) Łatwe tworzenie i usuwanie węzłów wirtualnych (maszyn wirtualnych), przenoszenie pomiędzy różnymi maszynami fizycznymi Sprzęt

Klasyfikacja w Xen VM1 Węzeł wirt IP6QoS VM0 sterownik backend eth0 VM3 Węzeł wirt. DSS VM2 Węzeł wirt. CAN VM1 Węzeł wirt IP6QoS peth0 sterownik backend vif1.0 vif3.0 eth0 vif2.0 reguły ebtables Klasyfikator eth0 - most VM4 Węzeł wirt. MGT vif4.0

Szeregowanie w Xen VM1 Węzeł wirt. IP6QoS VM0 sterownik backend eth0 VM3 Węzeł wirt. DSS VM2 Węzeł wirt. CAN VM1 Węzeł wirt. IP6QoS peth0 sterownik backend algorytm szeregujący eth0 ebtables vif1.0 vif2.0 vif3.0 eth0 - most D VM4 Węzeł wirt. MGT vif4.0

+ Plusy i minusy Xen - Łatwe zarządzanie i konfiguracja Najsłabsza wydajność z rozpatrywanych platform Elastyczna architektura Wirtualne węzły (=wirtualne maszyny) łatwe do przenoszenia i monitorowania Ramki mogą być w razie potrzeby przetwarzane przez standardowe mechanizmy sieciowe Linuxa

Urządzenie EZappliance EZchip Technologies EZappliance - kompaktowa platforma sprzętowa do wdrażania aplikacji sieciowych Programowalny procesor sieciowy EZchip NP-3 wykonujący klasyfikowanie, modyfikowanie, przełączanie i zarządzanie ramkami Wbudowany komputer (Host CPU) podłączony przez PCI do NP-3 24 porty Gigabit Ethernet.

Węzeł Systemu IIP na EZappliance płaszczyzna sterowania EZappliance is composed of EZchip NP-3 network processor and the general purpose Host CPU board with pre-installed Linux system. The EZchip and the Host CPU are connected together by PCI interface. EZchip is composed of a few specialized, fully-programmable Task-Optimized Processors (TOPs) and Traffic Manager (TM). Four types of TOPs: TOPparse, TOPsearch, TOPresolve and TOPmodify are responsible PDU processing. TMs provide traffic management mechanisms build in hardware, that include: metering (single rate three colour marker, two rate three colour marker), marking, shaping (single/dual leaky bucket) and scheduling (modified deficit round robin and priority). TMs are not-programmable, but only configurable entities. The configuration TM can be done automatically by any process installed in the Host CPU system by using EZdriver API . The EZchip is responsible for all data plane functionality, that is: System IIP (level 1 and 2) data plane functionality (with the classifier and the non-cycle based scheduler, Parallel Internet data plane functionality The Host CPU system contains L1/L2 Management Agent and Parallel Internets’ virtual node adapters. Host CPU characteristics: - Procesor Freescale PowerPC 800MHz - Linux ELDK 2.6.24-EZ.1 - 512MB RAM; 64MB + 192MB pamięci flash - EZware middleware - Połączenie z NP-3 przez szynę PCI (do 2Gbps) płaszczyzna przekazu danych

Płaszczyzna danych – procesor NP-3 równoległe przetwarzanie na wszystkich poziomach programowane w asemblerze wyodrębnianie nagłówków PI oraz nagłówków wyższych poziomów analiza wartości pól w nagłówkach decyzje dotyczące dalszego przetwarzania, przygotowanie ramki wyjściowej itp. szeregowanie (konfigurowalne) For all Ethernet frames incoming to the device, the TOPparse is able to parse Ethernet and PI headers fields. TOP Resolve processor is capable for making decision about further processing of the frame (e.g.: forwarding to specific output port) basing on parsed header fields values. For all outgoing frames the TOP Modify processor is able to add Ethernet and PI header. Thus, TOP processors together are capable of frame decoding, classifying, forwarding and encoding. The IIP scheduling algorithm cannot not be fully realized by Ezchip and it is only emulated by usage of WFQ and traffic shapers. This is because the TM‘s built-in functionality is not sufficient (TM provides only MDRR/priority schedulers) and cannot be extended (TM is not-programmable entity). Klasyfikator Algorytmy szeregujące L1/L2

Plusy i minusy EZappliance + - Wysoka wydajność płaszczyzny przekazu danych dzięki procesorowi NP-3 i jego TOPom Równoczesne przetwarzanie ramek na różnych poziomach ma ścieżce procesorów TOP Wbudowane sprzętowe mechanizmy szeregowania i kształtowania ruchu (moduł Traffic Manager). Przydatne np. w IPv6QoS Brak możliwości programowania modułu Traffic Manager – nie każdy algorytm szeregowania da się zrealizować. Możliwe wykorzystanie wbudowanego komputera (Host CPU) Ograniczenia Host CPU

Platforma NetFPGA Field-Programmable Gate Array –programowalna macierz bramek Sprzęt Virtex II-Pro FPGA (Xilings) 53 tyś. układów logicznych pamięci SRAM i DRAM 2 procesory PowerPC 4 porty Gigabit Ethernet Software sterowniki Linuxowe wirtualne interfejsy sieciowe mapowanie pamięci do rejestrów

Implementacja węzła Systemu IIP NetFPGA pozwala na osobne fizyczne zaimplementowanie ścieżki każdego Równoległego Internetu, tzn. każda ścieżka ma swoje własne komponenty przydzielone podczas projektowania i konfiguracji Warstwa sterowania zaimplementowana osobno, programowo (PC Linux) Komunikacja DP ↔ CP odbywa się poprzez wirtualne interfejsy sieciowe i mapowanie pamięci do rejestrów

Plusy i minusy NetFPGA + - Wysoka wydajność płaszczyzny danych (w pełni sprzętowa implementacja) Skomplikowany i czasochłonny proces projektowania, konieczność programowania w językach opisu sprzętu Naturalna izolacja wirtualnych węzłów i łączy Niewiele jest dostępnych gotowych do użytku modułów Komputer macierzysty służy do implementacji warstwy sterowania

Kilka testów izolacji Węzeł Systemu IIP IPv6 QoS CAN DSS Spirent SPT-2000 Węzeł Systemu IIP Port 1 Port 1 IPv6 QoS VPort1 Port 2 Port 2 VPort2 CAN VPort1 Port 3 Port 3 VPort2 DSS VPort1 Port 4 Port 4 VPort2

Ruch wchodzący: 400Mb/s każdy RI, ruch CAN typu ON-OFF Konfiguracja alg. szeregowania: 300Mb/s na każdy RI Wyniki 1 NetFPGA Xen

Ruch wchodzący: 200Mb/s, 300Mb/s, 400Mb/s Konfiguracja alg Ruch wchodzący: 200Mb/s, 300Mb/s, 400Mb/s Konfiguracja alg. szeregowania: 300Mb/s na każdy RI Wyniki 2 Xen NetFPGA

Podsumowanie Udało się zbudować węzły fizyczne Systemu IIP wykorzystujące każdą z omawianych platform wirtualizacji Wybrane platformy wirtualizacji różnią się swoimi mocnymi i słabymi stronami, w szczególności: łatwością implementacji, możliwościami implementacji nowych rozwiązań, wydajnością.

Źródła W. Burakowski, H. Tarasiuk, A. Bęben, Architektura Systemu IIP, rozdział w ,,Inżynieria Internetu Przyszłości, część 1", praca pod red. W. Burakowskiego i P. Krawca, Oficyna Wydawnicza PW, (2012) W. Burakowski W. Góralski, P. Wiśniewski, Idealne urządzenie umożliwiające wirtualizację infrastruktury sieciowej w Systemie IIP, rozdział w ,,Inżynieria Internetu Przyszłości, część 1", praca pod red. W. Burakowskiego i P. Krawca, Oficyna Wydawnicza PW, (2012) A. Chydzinski, M. Rawski, P. Wisniewski, B. Adamczyk, I. Olszewski, P. Szotkowski, L. Chrost, P. Tomaszewicz, D Parniewicz, Virtualization Devices for Prototyping of Future Internet, Proc. of SNPD, Kyoto, August 2012, pp. 672-678, (2012) P. Zwierko, H. Tarasiuk, M. Rawski, P. Wiśniewski, D. Parniewicz, A. Juszczyk, B. Adamczyk, A. Kaliszan. Platformy wirtualizacji: implementacja węzła Systemu IIP, rozdział w ,,Inżynieria Internetu Przyszłości, część 1", praca pod red. W. Burakowskiego i P. Krawca, Oficyna Wydawnicza PW, (2012) B. Adamczyk, A. Chydziński, Implementacja programowej platformy wirtualizacji dla Systemu IIP z wykorzystaniem monitora maszyn wirtualnych, Przegląd Telekomunikacyjny, nr 8-9, 2012, pp. 1399-1408, (2012) P. Wiśniewski, D. Parniewicz, K. Dombek, A. Juszczyk, I. Olszewski, Implementacja wirtualizacji dla Systemu IIP na platformie Ezappliance, Przegląd Telekomunikacyjny, nr 8-9, 2012, pp. 1387-1398, (2012)