Pobieranie prezentacji. Proszę czekać

Pobieranie prezentacji. Proszę czekać

I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 1 PRUS - Projektowanie Programowalnych Układów Scalonych Krzysztof Jasiński

Podobne prezentacje


Prezentacja na temat: "I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 1 PRUS - Projektowanie Programowalnych Układów Scalonych Krzysztof Jasiński"— Zapis prezentacji:

1

2 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 1 PRUS - Projektowanie Programowalnych Układów Scalonych Krzysztof Jasiński

3 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 2 Plan przedmiotu Autorzy: dr inż. Krzysztof Jasiński dr inż. Paweł Tomaszewicz P ROJEKTOWANIE P ROGRAMOWALNYCH U KŁADÓW S CALONYCH Wymiar godzinowy zajęć: WCLP 2 ––1 Forma zaliczenia: E

4 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 3 Organizacja i zaliczanie przedmiotu Projekt: zespoły 2÷3 osobowe lista tematów i regulamin mile widziane własne propozycje(!) Zaliczenie przedmiotu: Kolokwium na wykładzie + Egzamin K, E – max = 30 pkt. P – max = 40 pkt. (+ ew. premia -5 pkt.) S = K + P + E

5 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 4 Literatura i materiały pomocnicze do wykładu i projektu 1. T. Łuba (red): Programowalne Układy Przetwarzania Sygnałów i Informacji, WKiŁ T. Łuba: Synteza układów logicznych. Oficyna Wydawnicza PW, Warszawa Ojrzeńska – Wójter Danuta, Jasiński Krzysztof, Projektowanie układów cyfrowych w strukturach FPGA, Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne 7/ Ojrzeńska – Wójter Danuta, Jasiński Krzysztof, Układy FPGA - Możliwości powszechnego zastosowania, Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne 2-3/ Wolf Wayne, Computers as Components, 2nd Edition. Principles of Embedded Computing System Design, Elsevier, Materiały zebrane do przedmiotu PRUS – płyty CD (DVD) z tekstami artykułów, książek, not katalogowych, opisami zestawów edukacyjnych, projektami referencyjnymi oraz innymi informacjami przydatnymi do projektów

6 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 5 Wybór tematu projektu Lista tematów do wyboru Termin zgłoszenia tematu i zaliczenia Zasady realizacji Kontrola postępów, konsultacje Zaliczenie: uruchomienie, sprawozdanie, dokumentacja

7 I T P W ZPT 2009 PRUS_W1 Geneza i cel wykładu Krzysztof Jasiński 6 Próba zmiany stereotypu: FPGA tylko dla inżyniera specjalisty Nie wykorzystane możliwości FPGA vs. mikrokontrolery atrakcyjność dostępność przystępność obszar zastosowań

8 I T P W ZPT 2009 PRUS_W1 Geneza i cel wykładu c.d. Krzysztof Jasiński 7 Wprowadzenie do systematycznego projektowania systemów wbudowanych: zapoznanie z nowoczesnymi architekturami FPGA prezentacja koncepcji systemów wbudowanych wskazanie roli i znaczenia metodologii w projektowaniu omówienie procesu projektowania systemów wbudowanych Przedstawienie technik projektowania systemów uwzględniające: pogłębione spojrzenie na metodologie, wymagania, specyfikacje i analizę systemu formalne i nieformalne metody specyfikacji sposoby zapewnienia jakości

9 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 8 Program wykładu Wstęp ewolucja technologiczna, historia w pigułce tempo rozwoju porównanie różnych technologii układów: ocena możliwości układów FPGA - technicznych, ekonomicznych i aplikacyjnych układy i systemy cyfrowe, układy PLD i ich zastosowania proces projektowania, modele i zadania syntezy główne obszary zastosowań charakterystyka rozwiazań w PLD koncepcja rozwiązania kompleksowego prototypowanie systemów przy użyciu platform uruchomieniowych

10 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 9 program wykładu c.d. Charakterystyka układów programowalnych proces technologiczny techniki programowania architektury funkcjonalne topologie połączeń Przykłady klasycznych układów PLD porównanie kilku rodzin układów - ich budowy, możliwości funkcjonalnych, parametrów i sposobów programowania zasady i podejście do tworzenia nowszych rodzin podejścia do projektowania systemów ewolucja narzędzi i metod projektowania i implementacji

11 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 10 program wykładu c.d. Wprowadzenie do systemów wbudowanych i metodologii projektowania z wykorzystaniem FPGA Przegląd architektur najnowszych rodzin układów FPGA: MAX II CYCLONE II STRATIX II HardCopy II Przegląd układów konfiguracyjnych i urządzeń do programowania Przegląd platform uruchomieniowych: DE0, DE1, DE2, MAX II Micro

12 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 11 Projekt Wprowadzenie do tematyki projektów - przykłady: Transceiver RF (nadajnik - odbiornik) : - budowa i zasady działania, - parametry i konfiguracja, - sterowanie, wymagania czasowe Konwerter USB port równoległy (FPGA) - budowa i zasady działania, - sterowanie, obsługa transmisji Wyświetlacz alfanumeryczny LCD (2x 16 znaków) - budowa i zasady działania - procedury obsługi, wymagania czasowe

13 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 12 Krótka historia - od liczydła do komputera 1850: George Boole tworzy algebrę (a. Boolea) Odwzorowuje wyrażenia logiczne za pomocą symboli Umożliwia operowanie wyrażeniami logicznymi w języku matematyki 1938: Claude Shannon łączy algebrę Boolea z układami przełączającymi Jego praca magisterska 1945: John von Neumann opracowuje komputer z pamięcią programu Jako elementy przełączające wykorzystuje lampy elektronowe 1946: ENIAC – pierwszy elektroniczny komputer 18,000 lamp Kilka tysięcy operacji mnożenia na minutę 1947: Shockley, Brittain i Bardeen wynajdują tranzystor Zastępuje lampy Pozwala integrować elementów w jednej obudowie Otwiera drogę do nowoczesnej elektroniki cyfrowej

14 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 13 Pierwszy komputer Maszyna różnicowa Babbagea (1832) elementów koszt: £17,470

15 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 14 ENIAC - pierwszy komputer elektroniczny (1946)

16 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 15 Historia elektroniki: od tranzystora do układu scalonego 1947: Tranzystor – Bardeen (Bell Labs) 1949: Tranzystor Bipolarny – Schockley 1956: Pierwsza bipolarna bramka – Harris 1959: Pierwszy monolityczny IC – Kilby 1960: Pierwszy komercyjny IC – Fairchild TTL: 1962 – 1990 ECL: 1974 – 1980 ECL 3-wejściowa bramka Pierwszy Bell Labs

17 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 16 Ewolucja układów scalonych: nowe technologie 1925, 1935: MOSFET Tranzystor – Lilenfeld (Canada) & Heil (England) 1960s: CMOS wprowadzona, w szerszym zastosowaniu dopiero od lat 1980-ch 1960s: pMOS (Kalkulatory) 1970s: nMOS (Intel – mikroprocesory 4004, 8080) 1980: CMOS dominująca; BiCMOS i SOI w specjalnych zastosowaniach Pentium IV

18 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 17 Wizje rozwoju Gordona Moorea (1965) Przewiduje wykładniczy wzrost liczby tranzystorów w układach scalonych podwajanie w 12 ÷ 18 miesięcy Pierwszy milion tranzystorów w jednym układzie w 1980! Wczoraj: 42 Miliony, 2 GHz zegar (Intel P4) Milionów tranzystorów (HP PA-8500) Dzisiaj: DuoCore QuadCore…

19 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 18 Prawo Moorea Electronics, 19 Kwiecień, 1965.

20 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 19 Ewolucja złożoności US

21 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński Szerokość bramki ( m) Postępy w technologii układów scalonych 0.08 Zwiększenie upakowania % redukcja wymiaru/rok 150 Milionów Tranzystorów/cm 2

22 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 21 Dokąd zmierza technika cyfrowa? Najnowsze produkty (ALTERA) Systemowe podejście do nowych architektur Rodziny MAXII, CycloneII, StratixII Układy konfiguracyjne Języki specyfikacji – AHDL, VERILOG, VHDL, C2H ALTERA XILINX Quick Logic Lattice ACTEL

23 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 22 Najnowsze produkty made by Relatywna złożoność i parametry Relatywne ceny Nowa Generacja

24 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 23 Porównanie technik realizacji: FPGA vs. ASIC&ASSP niski wysoki ProcesorDSPFPGA ASIC Std. CellFull Custom Moc zużywana & koszt układu Stopień trudności & koszt opracowania

25 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 24 Porównanie technik realizacji: FPGA vs. ASIC & ASSP Czynniki negatywne - osłabiające znaczenie ASIC & ASSP rosnące koszty opracowania układów ASIC & ASSP, konieczność różnicowania produktów (bez extra kosztów), potrzeba wydłużenia czasu życia produktów (modyfikacja), konieczność zmniejszania ryzyka => obniżenie kosztów NRE;

26 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 25 Porównanie technik realizacji: FPGA vs. ASIC & ASSP Czynniki pozytywne - akcentujace walory rozwiązań w FPGA coraz niższe koszty – rocznie średnio 35%, łatwe personalizowanie i różnicowanie funkcji produktów, łatwe modernizowanie i wydłużanie cyklu życia produktów, dostępne i łatwe w użyciu narzędzia (w części bezpłatne), sprzęt do prototypowania i weryfikacji fizycznej

27 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 26 Automatyka przemysłowa, robotyka Telekomunikacja Medycyna Kartografia Sieci radiowe Wojsko TECHNIKA PLD Główne dziedziny zastosowań

28 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 27 Rozwiązania w technologii PLD Metody syntezy i optymalizacji: Komputerowe narzędzia do projektowania Tworzywo: układy CPLD i FPGA Modele systemów cyfrowych: języki specyfikacji i reprezentacji

29 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 28 Rozwiązania w technologii PLD Układy programowalne Wirtualne biblioteki (IP Cores, mega funkcje) Komputerowe narzędzia do projektowania

30 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 29 Złożone, bardzo pojemne i efektywne FPGA (Stratix IIGX at 6.375Gbps) CPLD Strukturalne ASIC Tanie FPGA DSP Builder SOPC Builder System do projektowania Megafunkcje i IP Cores Narzędzia wspomagające Zestawy do prototypowania Wbudowane procesory typu softcore 0.18 µm / 1.8V90 nm / 1.2V Idea rozwiązania kompleksowego

31 I T P W ZPT 2009 PRUS_W1 Rozwiązania wirtualne IP Platformy Uruchomieniowe Projekty Wzorcowe Narzędzia Zarządzania Produktami IP Intellectual Property Cores Narzędzia Integracji Systemowej

32 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 31 Proces projektowania Produkcja Specyfikacja projektu Kompilacja projektu Symulacja funkcjonalna Weryfikacja czasowa Programowanie układu Weryfikacja fizyczna Modyfikacja projektu Wprowadzenie projektu

33 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 32 Modele i zadania syntezy – poziomy abstrakcji Modele behawioralne – opis funkcji Modele strukturalne - architektury Projektowanie fizyczne Synteza logiczna Poziom architektury Modele fizyczne Poziom logiczny Poziom geometrii Synteza architektury

34 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 33 Poziomy reprezentacji układu Poziom architektury – operacje np. obliczenia, transfer danych: języki opisu sprzętu, schematy blokowe Poziom logiczny – zestaw funkcji logicznych: grafy stanów, tablice prawdy, schematy logiczne Poziom geometryczny – elementy geometryczne: topografia układu

35 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 34 Synteza i optymalizacja układu Synteza architektury: organizacja ścieżki danych i logiki sterującej operatory funkcje układu (zasoby) + powiązania + kolejność i czasy wykonania Synteza logiczna: opracowanie mikroskopowej struktury układu automatu, schematu logicznego, opisu w języku HDL Projektowanie fizyczne: opracowanie topografii układu scalonego synteza i optymalizacja geometrii układu, generowanie komórek, rozmieszczanie elementów i połączeń; Kryteria optymalizacji: kryteria ogólne powierzchnia; kryteria szczegółowe szybkość działania (czas propagacji, cyklu,zwłoki), szybkość przetwarzania danych (przepustowość)

36 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 35 Charakterystyka układów programowalnych Proces technologiczny Technika programowania Architektura bloku logicznego Architektura bloku wejścia / wyjścia Architektura programowalnych połączeń

37 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 36 Proces technologiczny Stosowane technologie - bipolarne (TTL, ECL) - CMOS - BiCMOS - GaAs Początkowo technologia bipolarna Obecnie dominuje CMOS

38 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 37 Techniki programowania Układy PLD (CPLD) (trwałe) Fuse EPROM EEPROM (FLASH) Laser Układy FPGA SRAM (ulotne) Anty-fuse

39 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 38 Architektura bloku logicznego Podstawowy blok: komórka lub grupa komórek Komórka zawiera kilka elementów kombinacyjnych sekwencyjnych (przerzutnik) pamięć konfigurowalną (RAM, ROM, FIFO etc) specjalizowane funkcje Złożoność bloku: od komórki do matrycy komórek

40 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 39 Architektura bloku wejścia / wyjścia Blok we/wy może być skonfigurowany do podzbioru funkcji: Wejście, wyjście lub dwukierunkowe Rejestr, zatrzask lub przejście bezpośrednie Elementy dopasowania Bufor trójstanowy Wyjście proste lub zanegowane Elementy regulacji poziomu sygnału Wyposażenie ścieżki krawędziowej JTAG

41 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 40 Połączenia ciągłe i segmentowe

42 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 41 Architektury, technologie, programowanie

43 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 42 MAX Schemat Blokowy Sterowanie I/O PIA PIA LAB z Lokalną Matrycą Połączeń Programowalna Matryca Połączeń (PIA) Końcówki I/O Makrokomórka

44 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 43 MAX Budowa Komórki QD PRN CLRN ENA LAB Lokalna Matryca Połączeń Globalny ClearGlobalny clock Ekspandery Clock Wybór Clear Ekspandery Równoległe do PIA I I/O Product- Term Select Matrix Z elementu I/O Połączenia z PIA

45 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 44 MAX7000A – schemat blokowy

46 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 45 MAX7000A – ekspandery równoległe

47 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 46 MAX7000A – połączenie z matrycą PIA

48 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 47 FLEX 10K - Schemat Blokowy EAB IOE LAB z połączeniami lokalnymi Element I/O FastTrack Połączenia Globalne Element Logiczny IOE EAB Blok Pamięci Wbudowanej

49 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 48 FLEX 10K – architektura połączeń kanał wierszowykanał kolumnowy LAB Architektura matrycowa (MAX ) Architektura kratowa (FLEX 10K)

50 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 49 FLEX10K – grupa komórek LAB

51 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 50 FLEX 10K – Komórka LE z Pamięcią LUT Data 1 Data 2 Data 3 Data 4 Sterowanie 3 Sterowanie 4 Do połączeń Matrycy Globalnych Carry Chain Cascade Chain LUT Clear/ Preset Logic Zegar We carry We Cascade Wy CarryWy Cascade LAB Sterowanie 1 Sterowanie 2 Połączenie Lokalne w LAB z Wiersza Połączenia Globalnego LAB: Sygnały Sterujące QD PRN CLRN ENA Globalne Zerowanie Multipleksery Konfiguracyjne

52 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 51 FLEX10K – Blok pamięci wbudowanej

53 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 52 Pobór prądu w funkcji częstotliwości Porównanie układów z rodziny MAX7000S i MAX3000A

54 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 53 Pobór prądu w funkcji częstotliwości Porównanie układów z rodziny FLEX10K i ACEX1K

55 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 54 ASIC = koszt układu + koszt opracowania + koszty ukryte FPGA minimalizuje koszty: Brak kosztów NRE Brak strat (utraconej szansy) Brak kosztów powtarzania cyklu Niski koszt rezerw Całkowity koszt ($) ACEXASICs Device Unit Cost Development Cost Device Unit Cost Development Cost NREs Lost Opportunity Koszty niejawne (do 90%) Porównanie kosztów w relacji: FPGA ( ACEX ) vs. ASIC

56 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 55 APEX 20K Nowa rodzina PLD do integracji systemu w jednym układzie Nowsze rodziny układów

57 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 56 APEX 20K FLEX ® 6000 Interleaved LABs Interleaved LABs LE Structure LE Structure I/O Structure I/O Structure FLEX ® 6000 Interleaved LABs Interleaved LABs LE Structure LE Structure I/O Structure I/O Structure FLEX ® 10K 3D Interconnect 3D Interconnect Embedded Memory Embedded Memory High Density High Density Phase-Locked Loop Phase-Locked Loop FLEX ® 10K 3D Interconnect 3D Interconnect Embedded Memory Embedded Memory High Density High Density Phase-Locked Loop Phase-Locked Loop MAX ® 7000 MAX ® 7000 Product Terms Product Terms Wide Fan-in Macrocell Wide Fan-in Macrocell Fast State Machines Fast State Machines MAX ® 7000 MAX ® 7000 Product Terms Product Terms Wide Fan-in Macrocell Wide Fan-in Macrocell Fast State Machines Fast State Machines udoskonala i scala istniejące architektury umożliwiając realizację systemu w jednym strukturze

58 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 57 Architektura MultiCore Architektura MultiCore pozwala realizować projekty o złożoności powyżej miliona bramek Ułatwia efektywną integrację Look-up Table Core: FLEX 6000 Model Product-Term Core: MAX 7000 Model Memory Core:FLEX 10KE Model LUT P-Term Memory LUT P-Term Memory LUT P-Term Memory LUT P-Term Memory LUT P-Term Memory LUT P-Term Memory LUT P-Term Memory LUT P-Term Memory LUT P-Term Memory LUT P-Term Memory

59 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 58 Charakterystyka rodziny APEX 20K 2.5-V, 0.25-µ/0.22-µ, 6LM SRAM (technologia) 100K to 400K bramek 4,160 to 16,640 Elementów Logicznych 53,000 to 213,000 Bitów RAM 416 to 1,664 Makrokomórek 125-MHz zegar systemu 64-Bit, 66-MHz standard PCI Architektura typu Embedded MultiCore Product Term - tpd = 3.9-ns High-Speed Dual-Port RAM

60 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 59 Połączenia w MegaLABie Połączenia Lokalne Połączenie w wierszu Połączenie W kolumnie ESB MegaLAB Rozszerzona matryca połączeń

61 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 60 MegaBLOK w architekturze APEX 20K Blok Wbudowa- nych funkcji (ESB) LAB16LAB1LAB2 LE Element Logiczny (LE) 4-wejściowa matryca LUT Przerzutnik D Łańcuchy Carry i Cascade Blok matryc logicznych (LAB) 10 LEów MegaLAB 16 LABów 1 blok wbudowanych funkcji (ESB) MegaLAB Matryca połączeń w MegaLAB Nowy Poziom Hierarchii

62 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 61 Parametry APEX 20K cd. 4-poziomy połączeń ciągłych FastTrack Nowy poziom topologii ścieżek Rozszerzona pętla fazowa (PLL) 1X, 2X, 4X zwielokrotnienie zegara Zasilanie interfejsu I/O MultiVolt Zaawansowane obudowy FineLine BGA Zgodność wyprowadzeń obudów SameFrame

63 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 62 Rodzina APEX 20K/E 263K 53K - 106K 4,160 53, TQFP 196 BGA* 208 PQFP 240 PQFP 324 BGA* 356 BGA Maksymalna # bramek Typowa # bramek # LE Maksymalna # RAM Bit. Maksymalna # komórek Maksymalna # pinów I/O Obudowy 404K 82K - 163K 6,400 81, TQFP 208 PQFP 240 PQFP 400 BGA* 526K 106K - 211K 8, , RQFP 240 RQFP 356 BGA 484 BGA* 672 BGA* 728K 147K - 293K 11, ,456 1, RQFP 240 RQFP 672 BGA* 1,052K 213K - 423K 16, ,992 1, BGA 655 PGA 672 BGA* Atrybuty EP20K100E EP20K100 EP20K160EEP20K200E EP20K200 EP20K300EEP20K400E EP20K400 1,537K 311K - 618K 24, ,296 2, BGA* 900 BGA* EP20K600E 2,670K 541K - 1,073K 42, ,672 4, BGA* 984 PGA EP20K1000E

64 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 63 Struktura MegaLABu Każdy LAB może być połączony linią lokalną lub przez magistralę ogólną (MegaLAB Interconnect) MegaLAB Interconnect ESB LAB Komórki I/O Połączenia Lokalne

65 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 64 Blok wbudowanych funkcji Rozbudowana struktura wbudowanych funkcji zoptymalizowana w celu integracji systemuESB *

66 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 65 Możliwości struktury Product-Term ESB realizuje funkcje w strukturze logicznej typu suma iloczynów 32 iloczyny logiczne 16 programowalne przerzutniki D + XOR + Parallel Expander 16 Makrokomórek Pozwala realizować funkcje o dużej liczbie wejść (fan-in) 3.9-ns czas propagacji MegaLAB Interconnect 32 Product Terms (Iloczyny)FFs OR Feedback XOR 16 65

67 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 66 Opóźnienia pomiędzy układami sumują się obniżając szybkość systemu Opóźnienia w strukturach APEX 20K t SU 2.9 ns P-TERM tpd = 4.7 ns ns ns = 8.6 ns EPF10K100E-1EPM7064S-5 t CO 4.7 ns t D 1.0 ns REG tpd = 0.2 ns ns ns = 4.8 ns t SU 0.7 ns t LAD 3.9 ns REG P-TERM APEX 20K -1 Speed Grade t CO 0.2 ns REG APEX 20K LUT REG Integracja różnych architektur logicznych redukuje opóźnienia

68 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 67 Programowanie układów

69 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 68 Programowanie w systemie (ISP)

70 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 69 Interfejs do programowanie/konfiguracji ByteBlaster

71 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 70 Schemat konfiguracji z pamięcią

72 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 71 Schemat konfiguracji w trybie PS + pamięć

73 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 72 Schemat konfiguracji z mikroprocesorem

74 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 73 Ewolucja narzędzi do projektowania Czwarta generacja narzędzi projektowych dla układów PLD A+PLUS MAX+PLUS MAX+PLUS II Quartus

75 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 74 Rozwój metod specyfikacji projektu 1K-5K K 100K-1M 1M-10K Equations Schematics RTL Behavioral VHDL/Verilog Behavioral VHDL/Verilog Intellectual Property Intellectual Property Application Compilers (FIR) C-Code System C 1 Bramek przeliczeniowych (K)

76 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 75 Nowe narzędzia do projektowania System w jednym układzie Rekompilacja inkrementalna Systemy wieloprocesorowe Milion+ bramek Projekty opisane językiem HDL Powtórne użycie projektu Szybki dostęp do rynku Twórczość intelektualna Sprawdzanie i korekta Obliczenia rozproszone Projektowanie zespołowe Współpraca poprzez Internet Poprzez sieci środowiskowe World-Wide Web

77 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński % Wzrost układów ASIC zawierających IP Źródło: ICE

78 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 77 Nowa strategia integracji - Megafunkcje Dwa uzupełniające się źródła zoptymalizowanych megafunkcji Oferowane przez partnerów Szeroki asortyment funkcji typowych i specjalizowanych Optymalizowane dla technologii układów f-my ALTERA Oferowane przez f-mę ALTERA Zbiór standardów przemysłowych Optymalizowane pod kątem układów f-my ALTERA

79 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 78 PCI Master/Target Glue Logic IEEE BitCPUFFTProprietaryCompressionAlgorithm Oryginalne funkcje użytkownika Biblioteka funkcji IP Altera – na życzenie Rozwiązanie systemowe

80 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 79 Procedura stosowania IP MAX+PLUS OpenCore Download MegaWizard Parameterization MAX+PLUS ® II and Quartus Software Silicon & Development Board Obtain Analyze Modify License Free

81 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 80 Przejście od prototypu do produkcji ASIC Altera MPLD Prototyp Produkcja Altera PLD Ceny PLD są dla wielu zastosowań umiarkowane Dla większej produkcji Altera proponuje tańszą technologię - MPLD Dla specjalnych zastosowań rdzenie IP mogą być użyte w ASICach Altera PLD core

82 I T P W ZPT 2009 PRUS_W1 Problemy i wyzwania systemów w technice FPGA

83 I T P W ZPT 2009 PRUS_W1 Problemy i wyzwania w projektowaniu systemów w technice FPGA Luka Produktywności Prawo Moorea Produktywność Projektowa Projekty Szablonowe Weryfikacja Systemu Kompilatory Behawioralne Synteza Logiczna Schemat Funkcjonalny

84 I T P W ZPT 2009 PRUS_W1 Sposoby zwiększania produktywności Metody wykorzystujące narzędzia systemowe: kompilacja inkrementalna weryfikacja sprzętowa, np. analizator SignalTap synteza adaptacyjna CoreSyn synteza systemu w jednym chipie - SOPC Metody projektowania – architektury, integracja bloków wirtualnych metodologie systemów wbudowanych zastosowanie wirtualnych bibliotek IP Core, NIOS II akceleratory sprzętowo-programowe np. C2H integracja funkcjonalna wg modelu koprocesora sieć w układzie scalonym – NOC (Network on Chip) prototypowanie z użyciem platform uruchomieniowych

85 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 84 Analizator Logiczny SignalTap Użytkownik definiuje sygnały, punkty do kontroli i zbierania danych testowych Dane są zapamiętywane w blokach EAB Dane testowe są przekazywane do analizy w systemie QUARTUS Użycie megafunkcji SignalTap pozwala wyeliminować tradycyjny analizator logiczny APEX 20K Kabel interfejsu System Quartus SignalTap Megafunction Metody wykorzystujące narzędzia systemowe

86 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 85 Adaptacyjne metody syntezy Strategia syntezy algorytmu CoreSyn wybiera rdzeń architektury właściwy dla danej funkcji Zapewnia optymalne wykorzystanie zasobów i parametry dynamiczne aplikacji LUT P-Term Memory CoreSyn Algorithm CoreSyn Algorithm Write Memory Control Read Memory Control PLL Memory Controller Usage Parameter Control S/M FIFO Metody wykorzystujące narzędzia systemowe

87 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 86 Kierunek integracji systemów - SOPC APEX System on Programmable Chip System on Board Metody wykorzystujące narzędzia systemowe

88 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 87 Rozwiązania z użyciem IP coreów Zestawy uruchomieniowe Projekty wzorcowe Narzędzia rozmieszczania IP Intellectual Property Cores Narzędzia integracji systemowej Metody projektowania – architektury, integracja bloków wirtualnych

89 I T P W ZPT 2009 PRUS_W1 88 Procesor wbudowany Nios II Metody projektowania – architektury, integracja bloków wirtualnych Soft-Core - 32 Bit RISC Mikroprocesor Drugiej Generacji Opracowany w f-mie Altera Architektura Harvard Royalty-Free FPGA Avalon Switch Fabric UART GPIO Timer SPI SDRAM Controller On-Chip ROM On-Chip RAM Nios II CPU Debug Cache

90 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 89 Procesor wbudowany Nios II Nios II - procesor Soft-Core Niski koszt W technologii Cyclone II - $0.35 Większa efektywność 32-Bit Procesor RISC O połowę mniejszy niż w Cyclone Pozostała logika programowalna Metody projektowania – architektury, integracja bloków wirtualnych

91 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 90 Kompilator C2H Generowanie specjalizowanego układu akceleratora z opisu funkcji w języku ANSI C Pamięć Programu CPU Pamięć Danych Arbiter Pamięć Danych Arbiter C2H Akcelerator C2H Akcelerator Metody projektowania – architektury, integracja bloków wirtualnych

92 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 91 Koprocesor w FPGA FIR Procesor z koprocesorem w FPGA Procesor w FPGA FPGA Memory NCO FPGA IQ Map NCO IQ Map Memory Procesor Metody projektowania – architektury, integracja bloków wirtualnych

93 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 92 Przeniesienie algorytmów do koprocesora w FPGA redukuje koszty i liczbę procesorów DSP Zastosowanie: algorytmy wymagające dużej liczby procesorów DSP z prostym sterowaniem Wieloprocesorowy system DSP z koprocesorem w FPGA DSP + FPGA Kosztowne rozwiązanie DSP zastąpione znacznie tańszym i bardziej efektywnym połączeniem: DSP + FPGA DSP FIR NCO IQ Map Memory DSP Memory DSP $$$ Metody projektowania – architektury, integracja bloków wirtualnych

94 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński Redukcja poboru mocy Redukcja wymiarów Łatwiejsze wykorzystanie Wzrost jakości/niezawodności Wzrost szybkości systemu Skrócenie cyklu (time to market) Wzrost funkcjonalności Obniżenie kosztu Podsumowanie: Czynniki wpływające na wartość aplikacji Czynniki Ocena w % Source: Dataquest

95 I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 94 Redundancja pozwala naprawić defekt i zwiększyć uzysk! Element I/O (IOE) Sekcja z defektem Patent ALTERY dla technologii PLD Znaczne zwiększenie uzysku IOE L ogic A rray B lock Uaktywniona sekcja nadmiarowa


Pobierz ppt "I T P W ZPT 2009 PRUS_W1 Krzysztof Jasiński 1 PRUS - Projektowanie Programowalnych Układów Scalonych Krzysztof Jasiński"

Podobne prezentacje


Reklamy Google