Architektura Systemów Komputerowych

Prezentacja na temat: "Architektura Systemów Komputerowych"— Zapis prezentacji:

1 Architektura Systemów Komputerowych
Pamięci Architektura Systemów Komputerowych mgr inż. Michał Misiak

2 Hierarchia pamięci Rejestr Pamięć podręczna Pamięć operacyjna
Półprzewodnikowe Pamięć operacyjna rozmiar pamięci szybkość pamięci System plików Pamięć wirtualna Pamięci dyskowe Nośniki wymienne Zasoby sieciowe

3 Pamięci półprzewodnikowe
Rodzaj pamięci będącej cyfrowym układem przechowującej dane w postaci binarnej Pamięć Read-Write Nieulotna pamięć (Read-Write) Pamięć Read-Only Random Access Non-Random Access MROM ROM EPROM, UV-EPROM EEPROM, OTPROM FLASH Nieprogramowalne SRAM DRAM FIFO LIFO Shift Reg CAM Programowalne

4 Dekodery S1 S1 S2 A0 S2 A1 S3 S3 AN SN SN K = log2N Input - Output
M-Bitów M-Bitów S1 S1 Słowo 0 Słowo 0 Komórka pamięci Komórka pamięci S2 A0 S2 A1 S3 S3 Słowo 1 Decoder Słowo 1 Słowo x N AN SN SN Słowo N Słowo N K = log2N Input - Output Input - Output Duża liczba sygnałów sterujących. Redukcja ilości sygnałów sterujących do K

5 Macierzowa architektura
M-Bitów Wybrane słowo o pozycji (Ax, Ax) Słowo 0 Komórka pamięci A0 A1 Decoder wiersza Słowo 1 AN wzmacniacz K = log2N A0 Decoder kolumny A1 Input - Output

6 Parametry użytkowe Pojemność Przepływność Koszt na jeden bit
Ziarnistość – minimalna ilość pamięci, o którą można rozszerzyć Czas dostępu – czas potrzebny na zapis/odczyt Czas cyklu - najmniejszy czas pomiędzy akacją zapisu/odczytu Organizacja zewnętrzna – liczba bitów w kości x liczba kości w module x liczba adresów w kości x liczba modułów

7 Organizacja zewnętrzna fizyczna pamięci półprzewodnikowych
Układ scalony Moduł Pamięć Układ scalony = liczba bitów x liczba adresów Moduł = liczba bitów w układzie x liczba układów Moduł = pojemność modułu x liczba modułów

8 Pamięci nieulotne Zachowują zawartość po wyłączeniu zasilania. W pamięciach ulotnych czas zapisu informacji jest dłuższy od czasu odczytu. MROM, ROM (Mask Programmable Read Only Memmory) – pamięć zapisywana podczas wytworzenia PROM (Programmable Read Only Memmory) – jednokrotne programowanie po przez przepalenie połączeń wewnętrznych UV-EPROM, EPROM (erasable programmable read only memmory) - wielokrotne programowanie. Umieszczony zostaje ładunek w bramce tranzystora. Kasowanie z użyciem UV OTPROM (one time programmable read only memory) – programowanie jednokrotne. Układ pamięci UV-EPROM w taniej obudowie. EEPROM (electrically erasable programmable read only memory) – zmiana struktury po przez sygnał elektryczny FLASH – rodzaj pamięci EEPROM umożliwiający zapis/kasowanie wielu komórek jednocześnie

9 Pamięci o dostępie swobodnym
Pamięci RAM (random access memory) tracą zawartość po wyłączeniu zasilania. Czasy zapisu i odczytu są jednakowe. Technologie: pamięci statyczne (SRAM) szybsze niż dynamiczne większy koszt na jeden bit (potrzeba 6 tranzystorów oraz połączenia między nimi, bazuje na przerzutniku) stosowane do konstrukcji pamięci podręcznych pamięci dynamiczne (DRAM) mniejszy koszt na jeden bit (bazuje na pojemnościach pasożytniczych) wymagają odświeżania stosowane do konstrukcji pamięci głównych komputerów niski pobór mocy Układy pamięci RAM zbudowane sš z elektronicznych elementów, które mogš zapamiętać swój stan. Dla każdego bitu informacji potrzebny jest jeden taki układ. W zależno�ci od tego czy pamięć RAM jest tak zwanš statycznš pamięciš (SRAM-Static RAM), czy dynamicznš (DRAM-Dynamic RAM) zbudowana jest z innych komponentów i soje działanie opiera na innych zasadach. Pamięć SRAM jako element pamiętajšcy wykorzystuje przerzutnik, natomiast DRAM bazuje najczę�ciej na tzw. pojemno�ciach pasożytniczych (kondensator). DRAM charakteryzuje się niskim poborem mocy, jednak zwišzana z tym skłonno�ć do samorzutnego rozładowania się komórek sprawia, że konieczne staje się od�wieżanie zawarto�ci impulsami pojawiajšcymi się w okre�lonych odstępach czasu. W przypadku SRAM, nie występuje konieczno�ć od�wieżania komórek lecz okupione jest to ogólnym zwiększeniem poboru mocy. Pamięci SRAM, ze względu na krótki czas dostępu sš często stosowane jako pamięć podręczna. Wykonane w technologii CMOS pamięci SRAM majš mniejszy pobór mocy, sš jednak stosunkowo drogie w produkcji. Źródło:

10 Rodzaje pamięci o dostępie swobodnym
Konieczność przygotowania rozwiązań współpracujących z szybkimi procesorami ze względu na szybkość pamięci DRAM FPM DRAM (fast page mode DRAM), EDO DRAM (extended data out DRAM) SDRAM (synchronous DRAM) VRAM (video RAM) DDR RAM (double data rate DRAM), DDR2 Rambus DRAM

11 Odczyt pamięci dynamicznej
Źródło:

12 Fast Page Mode Czas dostępu ok. 60-70 ns
Dane przesyłane jako seria Odczyt rozpoczyna się od wybrania strony po przez sygnał RAS i odpowiedniej kolumny po przez sygnał CAS Czas dostępu wynosi zazwyczaj 70 lub 60 ns. Układy te charakteryzujš się niskš - jak na dzisiejsze czasy - wydajno�ciš, dane przesyłane sš jako seria w cyklach pracy procesora. Sposób dostępu do komórek, zorganizowanych jako matryca 3D, jest zdeterminowany przez sygnały RAS i CAS. Sygnał RAS (Row Access Signal) odpowiada za wybranie bieżšcego wiersza (strony), a CAS (Column Access Signal) wyznacza odpowiedniš kolumnę. Proces odczytu z pamięci FPM rozpoczyna się od wybrania odpowiedniego wiersz sygnałem RAS, po czym w celu zaadresowania kolumny następuje uaktywnienie sygnału CAS. Każdy cykl sygnału CAS zawiera wybranie adresu kolumny, oczekiwanie na dane, przekazanie danych do systemu i przygotowanie następnego cyklu. W czasie cyklu CAS, gdy sygnał CAS przyjmuje wysoki poziom, wyj�cia danych sš zablokowane. Jest to istotne z tego względu, że zmiana sygnału na wysoki może nastšpić tylko po zakończeniu przesyłania danych. Mówišc pro�ciej, przed wyznaczeniem następnej komórki czyli zaadresowania jej w danej kolumnie, musi zakończyć się operacja na danych. Ponieważ często jest tak, że przesyłamy w jeden region pamięci dane w większych porcjach, Fast Page Mode RAM potrafi nieco skrócić czas potrzebny na dostęp do informacji, gdy jej poszczególne bity znajdujš się na tej samej stronie pamięci. (źródło: Źródło:

13 EDO – Extended Data Out Stosowane w pamięciach graficznych
Zmniejszenie liczby cykli oczekiwania podczas operacji sekwencyjnego odczytu Przesyłanie danych w serii Rozpoczęcie wyznaczania następnego adresu w momencie, gdy dane są odczytywane Obecnym standardem w �wiecie PC stały się pamięci EDO. Czas dostępu wynosi tutaj 70 i 60 ns. Coraz czę�ciej spotyka się także układy pracujšce z szybko�ciš 50 ns, sš one szczególnie popularne w nowszych kartach graficznych. Stosowanie tego rodzaju pamięci wymaga odpowiedniej płyty głównej; obecnie praktycznie wszystkie takie urzšdzenia bazujš na chipsecie Intel Triton, który posiada wsparcie dla modułów EDO. Najważniejszš zaletš pamięci typu EDO jest zmniejszenie liczby cykli oczekiwania podczas operacji sekwencyjnego odczytu. W przypadku modułów bazujšcych na FPM, cykl dostępu do pamięci wynosił , natomiast EDO może pracować przesyłajšc dane w serii Termin Extended Data Out okre�la sposób, w jaki dane sš przesyłane z pamięci. W przypadku FPM przed wybraniem następnej komórki w kolumnie, musiała zakończyć się operacja na danych. Natomiast EDO umożliwia rozpoczęcie wyznaczania następnego adresu w czasie, gdy dane sš jeszcze odczytywane z poprzedniego miejsca. Tak naprawdę jedyna modyfikacja, jaka była konieczna, żeby osišgnšć ten efekt to zmiana zachowania się pamięci na sygnał CAS. Gdy sygnał CAS przyjmuje stan wysoki, wyj�cia nie sš blokowane, a przesyłanie danych jest kontynuowane dopóki CAS nie przyjmie ponownie warto�ci niskiej. Źródło:

14 Tryb pakietowy Rozwinięcie pamięci EDO jest BEDO Burst Extended Data Output Zmiana sposobu w jaki dane są przesyłane po wyznaczeniu adresu Kontroler odwołuje się do pierwszej komórki, a pozostałe bity przesyłane są samoczynnie przez układ logiki Cykl pracy Skrócenie odstępu pomiędzy zboczami sygnału CAS oraz opóźnienia pomiędzy sygnałem RAS i CAS W czasie przysłania ostatniego bita danych wysterowywany jest kolejny adres

15 Synchroniczne DRAM Możliwość pracy zgodnie z taktem zegara systemowego
Możliwość współpracy z magistralą systemową przy prędkości nawet 100MHz Zastosowanie synchronicznego przesyłania danych zgodnych z zegarem Możliwość pracy w trybie BURST: kontrola prędkości transferu danych oraz eliminacja cykli oczekiwania Nowsze płyty główne zbudowane na układach Intel Triton VX i TX oraz VIA 580VP i 590VP potrafiš współpracować także z pamięciami SDRAM (Synchronous Dynamic RAM, nie mylić ze SRAM). Najważniejszš cechš tego nowego rodzaju pamięci jest możliwo�ć pracy zgodnie z taktem zegara systemowego. Podobnie do układów BEDO, SDRAM-y mogš pracować w cyklu Istotnš różnicš jest natomiast możliwo�ć bezpiecznej współpracy z magistralš systemowš przy prędko�ci nawet 100 MHz (10 ns). Technologia synchronicznej pamięci DRAM bazuje na rozwišzaniach stosowanych w pamięciach dynamicznych, zastosowano tu jednak synchroniczne przesyłanie danych równocze�nie z taktem zegara. Funkcjonalnie SDRAM przypomina typowš DRAM, zawarto�ć pamięci musi być od�wieżana. Jednak znaczne udoskonalenia, takie jak wewnętrzny pipelining czy przeplot (interleaving) sprawiajš, że ten rodzaj pamięci oferuje bardzo wysokš wydajno�ć. Warto także wspomnieć o istnieniu programowalnego trybu burst, gdzie możliwa jest kontrola prędko�ci transferu danych oraz eliminacja cykli oczekiwania (wait states).

16 SIMM vs DIMM Pamięci montowane są w tzw. modułach ze względu na konieczność rozbudowy komputerów Znane moduły SIMM (Singel In Line Memory Module) – oznacza sposób organizowania kości pamięci Szerokość danych wynosi 32 bity Konieczność łączenia SIMM w pary w przypadku magistrali 64 bit Moduł DIMM (Dual In Line Memory Module) Szerokość danych wynosi 64 bity SIMM DIMM

17 Pamięci podręczne tzw. cache
Szybkość wykonywania programu zależy od czasu dostępu do pamięci operacyjnej. Możliwość budowy małych drogich, ale szybkich układów pamięci Wyposażenie procesora w szybką pamięć, ale i mniejszą pamięć podręczną Brak zgodności szybkości pracy pamięci operacyjnej z procesorem Lokalność odwołań do pamięci: Czasowa – jeśli obiekt był żądany to jest duże prawdopodobieństwo, że będzie żądany ponownie Przestrzenna – jeśli obiekt był żądany to będą żądane obiekty prawdopodobnie wokół niego

18 Rodzaje odwzorowania adresów pamięci
Bezpośredni, 1-skojarzeniowy Sekwencyjno-skojarzeniowy, skojarzeniowy (n>1) Skojarzeniowy, w pełni skojarzeniowy, asocjacyjny Przy odwzorowaniu innym niż bezpośrednie wykorzystywane są algorytmy zastępowania: LRU (least recently used, najdawniej ostatnio używany) FIFO (first in first out, pierwszy wchodzi, pierwszy wychodzi) LFU (least frequently used, najrzadziej używany)

19 Poziomy pamięci cache Odwoływanie do kolejnych poziomów pamięci w przypadku braku danych. Przepisanie danych do niższych poziomów w celu dostępności w kolejnych wołaniach Podział na oddzielny blok dla danych i kodu (np. dla L1) L1 (level 1) zintegrowana z procesorem - umieszczona wewnątrz jego struktury. mała, ale dane dla procesora szybko dostępne L2 (level 2) umieszczona w jednej obudowie układu scalonego mikroprocesora lub na wspólnej płytce hybrydowej np. Pentium II. L3 (level 3) umieszczona w bezpośrednim sąsiedztwie procesora np. ITANIUM.

20 Budowa pamięci cache Pamięć cache składa się z linijek, w których przechowywane są informacje pobrane z RAM – najmniejsza pobrana porcja danych Katalog 1 Katalog 2 LRU znaczniki linijki znaczniki MESI MESI linijki 20 2 256 1

21 Budowa adresu Podział adresu przez układy logiczne:
Znacznik (20 bitów) – porównywany ze znacznikiem w katalogu cache. Okreslanie, czy dane potrzebne dla procesora są w linijce cache (określanie trafienia). Wiersz (7 bitów) - która pozycja (indeks) w katalogu 1 i katalogu 2 może odwzorowywać potrzebne dane. Słowo (3 bity) pozwala na określenie, które z ośmiu 32-bitowych słów przechowywanych w linijce zawiera dane potrzebne procesorowi. Bajt (2 bity) określa, który bajt w 32- bitowym słowie jest aktualnie potrzebny mikroprocesorowi.

22 Uzgadnianie zawartości pamięci wyższego poziomu z pamięcią podręczną
Sposób uzgadniania zgodności danych w przypadku zajścia zmian w pamięci cache lub pamięci RAM Zapis jednoczesny (wirte through) – zapis wykonywany jest zarówno do pamięci jak i do cache. Proces musi monitorować zapis do pamięci RAM przez każdy inny układ. Zapis opóźniony (copy/wirte back) – aktualizacja wyłączenie pamięci podręcznej. Układ cache ustawia odpowiednie statusy (MESI). Aktualizacja na żądanie. Zapis inclusive Zapis exlusive Write Trougch (zapis jednoczesny)     W tym sposobie każdy zapis danych wykonywany jest jednocześnie zarówno do pamięci głównej jak i do cache. Każdy zapis wymaga więc dostępu procesora do pamięci RAM. Również każdy bezpośredni zapis do RAM wykonywany przez inne urządzenia musi być monitorowany przez procesor. W ten sposób może on w razie potrzeby uaktualnić zawartość cache. Jest to więc najbardziej naturalny sposób, jednak generuje znaczny przepływ danych między pamięciami co powoduje duże opóźnienia. Wirte Back (zapis opóźniony)     W tym trybie przy zapisie procesor aktualizuje tylko pamięć podręczną. Jednocześnie dla zmodyfikowanych linijek układ cache ustawia odpowiednie statusy (na bitach MESI - opisane w Tabeli 1). Zawartość pamięci głównej jest aktualizowana później na żądanie. Może ono być wyrażone przez instrukcję programową WBINVO (Write Back and Invalid Data Cache), lub specjalny sterujący sygnał sprzętowy. Aktualizacja jest też wyzwalana w wyniku braku trafienia w fazie odczytu z pamięci głównej. Gdy trzeba dokonać wymiany linijki cache, zawartość linijki usuwanej mającej status zmodyfikowany (zakodowany na bitach MESI), musi być koniecznie zapisana do RAM.     Taka implementacja sposobu utrzymania spójności danych jest bardziej wydajna, minimalizuje ilość cyklów zapisu do pamięci głównej. Problemem jest jednak to, że bezpośredni dostęp zewnętrznych modułów wejścia-wyjścia do RAM także powoduje konieczność uaktualniania pamięci cache co może powodować pewne opóźnienia.     W trakcie wykonywania programu może też nastąpić konieczność zapisu danych w obszarach RAM, które nie są aktualnie skopiowane do pamięci podręcznej (sytuacja zaznaczona w ostatnim wierszu i ostatniej kolumnie Tabeli 1). Niektóre procesory w takim wypadku mogą po prostu dokonywać zapisu w RAM z pominięciem układu cache. W nowszych generacjach procesorów stosuje się  mechanizm, w którym zapis danych pociąga za sobą skopiowanie odpowiedniego bloku RAM do linijki cache, gdzie jest on modyfikowany.     Dzięki temu ewentualny odczyt lub zapis tych samych danych w następnych rozkazach procesora może przebiegać już bez konieczności odwoływania się do RAM.     Problemy związane z zapisem w RAM komplikują się jeszcze bardziej w układach wieloprocesorowych (opisanych dokładnie w rozdziale 4.7), gdzie kilka procesorów mających własne pamięci podręczne a w nich kopie niektórych danych, współpracuje z jednym układem pamięci głównej. Wykorzystuje się w nich specjalny protokół sprawdzania aktualności linijek cache w oparciu o bity MESI. Źródło:

23 Algorytm zapewniania zgodności
MESI MSI MOSI MOESI M – modified – ważna kopia bloku, który został zmodyfikowany O – owned – właściciel bloku, ponosi całkowitą odpowiedzialność za odowłania do niego E – exclusive – posiada ważną kopię bloku, który nie został zmodyfikowany S – shared – wszyscy mają kopię tego bloku I – invalid – blok z nieważnymi

24 Zmiany wielkości komórki

25 Pamięci masowe Pamięć zewnętrzna – dłuższy czas dostępu i większa pojemność niż RAM Urządzenie wejścia/wyjścia – brak instrukcji sterujących bezpośrednio przez procesor zawartością pamięci tak jak dla RAM Operowanie na blokach, sektorach, a nie bitach Stosowane technologie: Magnetyczne: dyskowe (dyski twarde, dyskietki), taśmy Optyczne: Compact Disc, Digital Video, Blueray Disc, High Definition DVD Magneto-optyczne Półprzewodnikowe pamięci flash

26 Dysk twardy (hard disc drive)
Pojemność od kliku MB do kilku TB Wykorzystany w budowie nośnik magnetyczny Parametry dysku: pojemność, szybkość transmisji, czas dostępu, szybkość obrotowa, MTBF

27 Budowa HDD Wirujący zespół talerzy wykonany ze stopu aluminium pokrytych nośnikiem magnetycznym (kilku mikrometrów) Głowice elektromagnetyczne – odpychane aerodynamicznie podczas obrotu talerza Struktura w postaci cylindrów, na których ustawiana jest głowica. Dane znajdują się na tzw. ścieżkach. Ścieżka podzielona jest na sektory (przerwa, identyfikacja, synchronizacja, nr ścieżki, nr sektora, korekcja błędów, przerwa, dane, przerwa) Głowica ustawiana za pomocą cewki – elektromagnetycznie z szybkością nawet 1 ms Zapis realizowany przez antenę przesyłającą strumień elektromagnetyczny Czas dostępu: czas do przesunięcia głowicy, znalezienie odpowiedniej ścieżki, czas przesłania danych

28 Dyski optyczne Zapis i odczyt wykonywany za pomocą lasera
W dyskach ROM zapis informacji po przez wykonywanie za pomocą matrycy zagłębień (pit – fragmenty tłumiące) w stosunku do powierzchni (land – fragmenty odbijające) Wykorzystanie zjawiska zmiany własności optycznych w wyniku naświetlenia laserem o zmiennej mocy promieniowania Moc lasera przy zapisie większa niż przy odczycie Zapis po przez: tłoczenie, wypalanie laserem barwnika, zmiana postaci nośnika (krystaliczna, amorficzna)

29 Technologie dysków optycznych
Nowe technologie były uzależnione od możliwości lasera tj. długości fali CD – 780 nm DVD – 650 nm BD i HD DVD – 405 nm Stosowanie jednej spiralnej ścieżki z danymi. Wyjątek DVD-RAM, które posiadają strukturę zbliżoną do dysków twardych. Spiralna ścieżka zwiększa gęstość zapisu kosztem czasu dostępu

30 Dysk DVD Standard zapisu na nośniku optycznym podobnym do CD-ROM o większej gęstości zapisu Laser o krótszej wiązce fali niż w CD Zastosowano dwie warstwy zapisu oraz zapisu obustronnego DVD zawiera system plików UDF

31 Dyski magnetooptyczne
Odczyt z dysków magnetooptycznych wykonywany za pomocą lasera. Wykorzystanie zjawiska Kerra Zjawisko zmiany własności optycznych nośnika w zależności od kierunku namagnesowania Podgrzewanie przez laser warstwy magnetycznej nośnika powyżej temp. Curie przy jednoczesnym wytwarzaniu przez głowicę pola elektromagnetycznego Organizacja podobna jak na dyskach twardych

32 Metody zapisu/odczytu informacji
CAV (constant angular velocity) – stała prędkość kątowa CLV (constant linear velocity) – stała prędkość liniowa ZCLV (zoned CLV) – dysk podzielony na strefy ze stałymi prędkościami liniowymi CAA (constant angular acceleration) – rodzaj CLV. Prędkość kątowa zmienia się krokowo ze stałym przyspieszeniem/opóźnieniem.

33 RAID Nadmiarowa Macierz niezależnych dysków (Redundant Array of Independent Disks) Cele wykorzystania RAID: zwiększenie niezawodności (odporność na awarie), przyspieszenie transmisji danych, powiększenie przestrzeni dostępnej jako jedna całość

34 RAID 0 Połączenie dwóch lub więcej dysków widzianych jako jeden logiczny Przestrzeń ma rozmiar najmniejszego z dysków Korzyści: przestrzeń wszystkich dysków jest widziana jako całość przyspieszenie zapisu i odczytu w porównaniu do pojedynczego dysku Wady: brak odporności na awarię dysków N*rozmiar najmniejszego z dysków A1 A2 A3 A4 Dysk 0 Dysk 1

35 RAID 1 Replikacja pracy dwóch lub więcej dysków tzw. mirroring
Zapis i odczyt sekwencyjny bądź równoległy Korzyści: odporność na awarię N - 1 dysków przy N-dyskowej macierzy możliwe zwiększenie szybkości odczytu Wady: zmniejszona szybkość zapisu utrata pojemności (dokładnie pojemności wynosi tyle co jeden, najmniejszy dysk macierzy) A1 A3 A5 A7 A2 A4 A6 A8 Dysk 0 Dysk 1

36 RAID 3 Dane składowane na N-1 dyskach
Ak Dane składowane na N-1 dyskach Ostatni dysk przechowuje sumy kontrolne Korzyści: odporny na awarię 1 dysku większa szybkość odczytu Wady: mniejsza szybkość zapisu z powodu konieczności kalkulowania sum kontrolnych (eliminowana poprzez zastosowanie sprzętowych kontrolerów RAID) w przypadku awarii dysku dostęp do danych jest spowolniony z powodu obliczeń sum kontrolnych odbudowa macierzy po wymianie dysku jest operacją kosztowną obliczeniowo i powoduje spowolnienie operacji odczytu i zapisu pojedynczy, dedykowany dysk na sumy kontrolne zazwyczaj jest wąskim gardłem w wydajności całej macierzy A4 A5 A6 Ak B1 B2 B3 Bk B4 B5 B6 Bk Dysk 0 Dysk 1 Dysk 2 Dysk 3

37 RAID 0+1 Macierz realizowana jako RAID 0, którego elementami są macierze RAID 1 Potrzebne 4 dyski o tej samej pojemności Awaria dysku powoduje, że układ staje się macierzą RAID-0 Korzyści: szybkość macierzy RAID 0 bezpieczeństwo macierzy RAID 1 znacznie prostsza w implementacji niż RAID 3, 5 i 6 Wady: większy koszt przechowywania danych niż w przypadku RAID 0,2,3,4,5,6

38 RAID 1+0 (10) Macierz RAID 0 realizowana jako RAID 1
Tworzenie dużego paska danych „stripe” małych mirrorów Korzyści: szybkość macierzy RAID 0 bezpieczeństwo macierzy RAID 1 - w szczególnym wypadku nawet większa (awaria więcej niż jednego dysku różnych mirrorów) znacznie prostsza w implementacji niż RAID 3, 5 i 6 Wady: większy koszt przechowywania danych niż w przypadku RAID 0,2,3,4,5,6