Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007.

Prezentacja na temat: "Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007."— Zapis prezentacji:

1 Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007

2 MOSFET_square_law_eq_1
Tranzystor MOS z długim kanałem – kwadratowa aproksymacja charakterystyk MOSFET_square_law_eq_1

3 MOSFET_square_law_eq_2
Tranzystor MOS z długim kanałem – kwadratowa aproksymacja charakterystyk MOSFET_square_law_eq_2

4 Pamięć RAM – schemat blokowy

5 Komórka dynamicznej pamięci (DRAM) z jednym tranzystorem i jednym kondensatorem
Schemat Przekrój komórki z kondensatorem wykonanym na ścianach wgłębienia

6 Pasożytnicze pojemności linii bitu w DRAM
Przykład dla technologii 50 nm: Metalowa ścieżka linii bitu położona na SiO2 tworzy pasożytniczą pojemność do podłoża. Pojemność ta łączy się równolegle do kondensatora komórki pamięci, kiedy tranzystor dostępu do komórki przewodzi, np. w trakcie odczytu. Niech pojemność jednostkowa będzie: C1sub =100 aF/µm2. Ccol1sub = Powierzchnia · C1sub Ccol1sub = (0,1)(100)(100 aF) = 1 fF To niedużo, ale mamy jeszcze pojemności złączowe związane z implantowanymi drenami rozmieszczonymi co 400 nm: Ccol = liczba_linii_słowa · pojemność_drenu + Ccol1sub Ccol = 100 fF pojemność pasożytnicza jest WIĘKSZA od pojemności kondensatora komórki pamięci Cmbit = 20 fF.

7 W tym momencie wybierana jest linia słowa
i ładunek kondensatora komórki pamięci (zapamiętana dana) jest umieszczana na linii bitu. Duża wartość pojemności pasożytniczej linii bitu powoduje, że skok napięcia jest niewielki. Konieczny wzmacniacz odczytu stanu naładowania kondensatora komórki pamięci dynamicznej! Układ z dodatnim sprzężeniem zwrotnym („latch” – zatrzask) użyty jako wzmacniacz odczytu w linii bitu.

8 W celu niezawodnego odczytu stanu komórki DRAM wygodnie jest użyć „architektury otwartej tablicy”
NSA – nMOS Sense Amplifier - wzmacniacz odczytu z nMOS Stan jednej linii bitu podłączonej do NSA jest wzmacniany, a stan drugiej linii bitu jest wykorzystywany jako stan odniesienia. Aby tak mogło być układ trzeba rozbudować o blok wyrównywacza stanów.

9 Wyrównywanie stanów przed operacją odczytu ze wzmacniaczem odczytu nMOS
Przed uaktywnieniem linii słowa napięcia linii bitów tablicy 0 i tablicy 1 są wyrównywane do wartości VDD/2, przez uaktywnienie linii Eq. Wszystkie tranzystory w technologii 50 nm, 10/1 (to jest W = 10·50 nm / L = 1·50 nm) Napięcie zasilania VDD = 1 V.

10 Odczyt - po wyrównaniu stanów linii bitów i po uaktywnieniu linii słowa, to jest po wprowadzeniu w stan przewodzenia tranzystora dostępu komórki. Po wyrównaniu stanów linii bitów uaktywniana jest linia słowa, to jest tranzystor dostępu komórki jest wprowadzny w stan przewodzenia. Wskutek dołączenia pasożytniczej pojemności linii bitów różnica napięć pomiędzy linią odczytywaną, a linią odniesienia jest niewielka - tylko 83 mV w naszym przykładzie technologii 50 nm. Sytuacja ulega radykalnej zmianie po uaktywnieniu linii sense_N.

11 Odczyt - wzmocnienie po uaktywnieniu linii sense_N
Odczyt „0” z komórki w tablicy 0: Po uaktywnieniu linii sense_N wzmacniacz z dodatnim sprzężeniem zwrotnym powoduje, że różnica napięć wzrasta niemal do wartości VDD/2.

12 Odczyt „1” z komórki w tablicy 0
Po uaktywnieniu linii sense_N wzmacniacz z dodatnim sprzężeniem zwrotnym powoduje, że różnica napięć wzrasta niemal do wartości VDD/2.

13 Dwa wzmacniacze odczytu : NSA – z tranzystorami nMOS oraz PSA – z tranzystorami pMOS.
Różnicę napięć pomiędzy odczytywaną linią bitów a linią odniesienia można wzmocnić do wartości niemal VDD przez zastosowanie dodatkowego wzmacniacza – z tranzystorami pMOS.

14 Odświeżanie zawartości komórki DRAM
Odświeżanie zawartości komórki DRAM odbywa się przez uaktywnienie sense_n oraz sense_p przy przewodzącym tranzystorze dostępu.

15 Szumy w „architekturze otwartej tablicy”
W architekturze „otwartej tablicy” porównywane w trakcie odczytu linie bitów są fizycznie oddalone od siebie – jedna w tablicy 0, druga w tablicy 1. Jest prawdopodobne, że w liniach bitów zaindukują się różne szumy, co doprowadzi do błędów odczytu.

16 Zmniejszenie szumów odczytu przez zastosowanie „architektury tablicy złożonej”
W architekturze „ tablicy złożonej” porównywane w trakcie odczytu linie bitów są fizycznie zbliżone do siebie – tablica 0 i w tablica 1 przeplatają się. Jest prawdopodobne, że w liniach bitów zaindukują się podobne szumy, co zmniejszy prawdopodobieństwo błędu odczytu.

17 Rozkład elementów komórki DRAM
Oszczędzamy miejsce przez użycie wspólnego kontaktu drenu dla dwóch komórek. Opóźnienie związane z propagacją sygnału wzdłuż polikrzemowej linii słowa.

18 Rozkład elementów komórki DRAM w „architekturze otwartej tablicy”
2F – odstęp pomiędzy liniami bitu Komórka pamięci zajmuje powierzchnię 6F2

19 Rozkład elementów komórki DRAM w „architekturze złożonej tablicy”
2F – odstęp pomiędzy liniami bitu Komórka pamięci zajmuje powierzchnię 8F2 więcej niż w „architekturze otwartej tablicy w konsekwencji większe też jest opóźnienie propagacji sygnału wzdłuż linii słowa

20 Konstrukcje kondensatorów w komórkach DRAM
Przekrój komórki z kondensatorem wykonanym w jednej z warstw metalizacji Przekrój komórki z kondensatorem wykonanym na ścianach wgłębienia Schemat

21 Rozkład bloków pamięci DRAM w układzie scalonym

22 Pamięci DRAM – współpraca układów o różnych napięciach zasilania
VDD = 1V Przy różnych napięciach zasilania, VDDP > VDD stan wysoki na wyjściu pierwszego inwertera nie zamknie tranzystora pMOS drugiego inwertera Rozwiązaniem jest stosowanie wzmacniacza z dodatnim sprzężeniem zwrotnym VDD = 1V

23 Komórka pamięci statycznej (SRAM) – z 6 tranzystorami
Zajmuje dużo miejsca

24 Komórka pamięci statycznej (SRAM) – z 2 tranzystorami i 2 rezystorami
Rezystory wykonywane w warstwie krzemu polikrystalicznego (typowo 10 MOhm). Komórka mniejsza niż SRAM z 6 MOS. Komórka pobiera statycznie moc.

25 Pamięci tylko do odczytu (ROM)
Chip ROM zaprogramowany przy pomocy maski. Programowalny chip ROM – przepalane połączenia.

26 Pamięć nieulotna z pływającą bramką
Umieszczenie ładunku w pływającej bramce prowadzi do zmiany napięcia progowego – przesunięcia charakterystyk

27 Pamięć nieulotna z pływającą bramką – napięcie progowe

28 Reprogramowalne pamięci ROM (erasable programable – EPROM)
Zapis – przez umieszczenie ładunku elektronów w pływającej bramce. Bramka i dren polaryzowane są wysokim napięciem. Elektrony uzyskują w polu elektrycznym wysoką energię. Stają się „gorące”. Elektrony o dostatecznie wysokiej energii pokonują barierę energetyczną tlenku bramki i są wstrzykiwane do polikrzemu pływającej bramki. Kasowanie – elektronom z pływającej bramki dostarczana jest energia przez oświetlenie ultrafioletem. Uzyskawszy odpowiednią energię elektrony mogą opuścić polikrzem pływającej bramki. Proces kasowania niewygodny – przyrządy zastąpione zostały przez „flash”.

29 Pamięci nieulotne „flash”
Zapis i kasowanie, to jest umieszczanie i usuwanie elektronów w polikrzemie pływającej bramki, w wyniku tunelowania Fowlera-Nordheima.

30 Pamięci nieulotne „flash”
4-bitowa komórka NAND pamięci „flash”

31 Pamięci nieulotne „flash”
Programowanie

32 Pamięci nieulotne „flash”

33 Pamięci nieulotne „flash” – charakterystyki tranzystorów

34

35