Wzmacniacz operacyjny

Prezentacja na temat: "Wzmacniacz operacyjny"— Zapis prezentacji:

1 Wzmacniacz operacyjny
Technika analogowa Wzmacniacz operacyjny

2 Wzmacniacz operacyjny
Wzmacniacz operacyjny jest układem scalonym (np. μA709A) o właściwościach: Duże wzmocnienie różnicowe (A ≈ 105÷108), Duża rezystancja wejściowa (R1 ≈ 1 MΩ), Dość mała rezystancja wyjściowa (R2 ≈ 100 Ω), Górna częstotliwość graniczna około 1 MHz, Niewielki prąd wyjściowy (około 20 mA), Napięcie zasilania 15 V, Napięcie wyjściowe do około 10 V. Wykorzystywany jest w wielu układach elektronicznych. U1 U2 15 ~10 –15 ~ –10 ~5 μV nasycenie obszar liniowy U1 U2

3 Wzmacniacz nieodwracający
Pokazano przykładowy wzmacniacz nieodwracający wykorzystujący wzmacniacz operacyjny μA709A. U2 −15 V +15 V 1,5 kΩ 100 pF 3 pF 10 kΩ R1 = 10 kΩ U1 R2 = 1 MΩ 51 Ω 1 2 3 4 5 6 7 8

4 Idealny wzmacniacz operacyjny
Idealny wzmacniacz operacyjny jest elementem o następujących właściwościach: Wzmocnienie napięciowe A = ∞, Impedancja wejściowa Z1 = ∞, Impedancja wyjściowa Z2 = 0, Pasmo przepuszczania od 0 do ∞. Ma dwa wejścia oznaczone + (nieodwracające) i − (odwracające) oraz jedno wyjście. Schemat zastępczy to wirtualne zwarcie (tj. zwarcie nie pobierające prądu) po stronie wejściowej i sterowane źródło napięcia na wyjściu. U1 U2 U1 U2 U2 = AU1

5 Wzmacniacz operacyjny idealny
+ V2 - - + V2 + + V1 + Vo V1 + Ar Vo - - - Vo = Ar ( V1 - V2) = Ar Vr - + V2 + + Vo Vo = - Ar V2 V1 =0 -

6 Podstawowe parametry wzmacniacza operacyjnego (idealnego)‏
nieskończona wartość impedancji wejściowej Rwe =  nieskończona wartość wzmocnienia różnicowego Ar =  zerowa wartość impedancji wyjściowej Rwy = 0 nieskończone pasmo przenoszonych częstotliwości brak zjawisk niepożądanych (niestabilność, niezależność od zmian napięcia zasilania, itp.)‏

7 Charakterystyka przejściowa idealna
- + V2 + + V1 + Vo = Ar (V1 - V2) = Ar Vr - - Vo nachylenie Ar Vr = V1 - V2

8 Parametry wzmacniacza operacyjnego
Idealny wzmacniacz operacyjny po załączeniu napięć zasilających i podłączeniu wejść do wspólnego potencjału zerowego powinien mieć również zerowe napięcie wyjściowe i zerowe prądy wyjściowe. Wzmacniacz rzeczywisty nie spełnia tego wymagania. +Ez IB1 V2 + - + + V1 + IB2 -Ez Vo = Ar (V1 - V2) = Ar Vr - - Prąd wejściowy: Wejściowy prąd niezrównoważenia (offset current) przy zwarciu obu wejść do ziemi: Dryf temperaturowy prądu Ioffs powinien być mniejszy od 0.1 nA / K.

9 +Ez V2 + - + + Vo = Ar Vr V1 + -Ez - - IB1 IB2 Vo Vr = V1 - V2
Wejściowe napięcie niezrównoważenia (offset voltage) jest to takie napięcie różnicowe V r offs , przy którym napięcie wyjściowe wzmacniacza jest równe zero Vo = 0 : +Ez IB1 V2 + - + + Vo = Ar Vr V1 + IB2 -Ez Vo - - nachylenie Ar Vr = V1 - V2 Dryf temperaturowy napięcia Vr offs powinien być mniejszy od 3 V / K.

10 Parametry dynamiczne WO
Parametry dynamiczne WO są definiowane, gdy do wejścia jest doprowadzony sygnał: - Różnicowy Vr = V1-V2 - Sumacyjny (wspólny) Vw = 0.5 (V1 + V2 ) lub V1 = V2 Częstotliwość graniczna fGB jest to częstotliwość 3 dB spadku wzmocnienia wzmacniacza operacyjnego o jednostkowym wzmocnieniu w pętli zamkniętej sprzężenia zwrotnego lub równoważnie jest to częstotliwość przy której wzmocnienie wzmacniacza w pętli otwartej spada do jedności. Pętla zamknięta - wtórnik wejściowy Wzmacniacz w pętli otwartej + - - + + + V1 V2 Vo = V1 Vo = - Ar V2 - -

11 Współczynnik tłumienia sygnału wspólnego (sumacyjnego) CMRR (Common Mode Rejection Ratio) jest to stosunek modułu wzmocnienia sygnału różnicowego Ar do modułu wzmocnienia sygnału wspólnego Aw : Odwrotność współczynnika tłumienia sygnału wspólnego (sumacyjnego) jest równa zmianie napięcia niezrównoważenia  V r offs przy jednostkowej zmianie sygnału wspólnego  Vw : Współczynnik tłumienia napięcia zasilającego PSRR (Power Supply Rejection Ratio) jest to stosunek modułu wzmocnienia sygnału różnicowego Ar do modułu zmiany napięcia wyjściowego spowodowanej jednostkową zmianą napięcia zasilającego  Vo /  VDD

12 Maksymalna szybkość narastania impulsu wyjściowego (slew rate SR) jest nachylenie odpowiedzi skokowej wzmacniacza w układzie wtórnika napięciowego. Vr - + t Vr Vo t

13 Czas ustalania napięcia wyjściowego ts (settling time) jest to czas, w którym napięcie wyjściowe wzmacniacza operacyjnego ustala się w granicach % jego wartości końcowej w stanie ustalonym w odpowiedzi na skok napięcia na wejściu. Vr - + t % Vr Vo t ts

14 fGB - częstotliwość, przy której moduł wzmocnienia jest równy 1
Charakterystyka częstotliwościowa wzmocnienia różnicowego: Ar0 - 20 dB/dec (6dB/oct)‏ 2 3 0 dB 1 - 40 dB/dec fGB - częstotliwość, przy której moduł wzmocnienia jest równy 1 - 60 dB/dec

15 Wzmacniacz odwracający
uwe uwy Wyprowadzenie R1 R2 i i uwe uwy

16 Wzmacniacz nieodwracający
uwy uwe Wyprowadzenie R1 R2 i i uwy uwe

17 Wtórnik napięciowy Rozważmy wzmacniacz nieodwracający dla:
uwy uwe Rozważmy wzmacniacz nieodwracający dla: R1 = ∞, R2 = 0. Otrzymujemy tzw. wtórnik napięciowy. Jest to element przenoszący napięcie wejściowe na wyjście i całkowicie separujący wejście od wyjścia.

18 Sumator (analogowy) R u2 uwy u3 u1 R1 R2 R3 Dla R1 = R2 = R3 = R:
Wyprowadzenie R1 i1 i R R2 u1 i2 R3 u2 i3 uwy u3

19 Układ całkujący C R uwe uwy Wyprowadzenie R C i i uwe uwy

20 Układ różniczkujący R C uwe uwy Wyprowadzenie R C i i uwe uc uwy

21 Układy Scalone (US) Integrated Circuit (IC)

22 US to zminiaturyzowany układ elektroniczny zawierający w swym wnętrzu od kilku do setek milionów podstawowych elementów (np. tranzystorów) Pierwszy układ scalony zbudował Jack Kilby z Texas w roku 1958, za co otrzymał nagrodę Nobla z fizyki w 2000.

23 Podstawowa klasyfikacja US
Ze względu na sposób wykonania rozróżnia się układy: • monolityczne, w których wszystkie elementy wykonane są w monokrystalicznej strukturze półprzewodnika; • hybrydowe, w których na podłoża wykonane z izolatora nanoszone są warstwy przewodnika oraz materiału rezystywnego, które następnie są wytrawiane. Ze względu na grubość warstw rozróżnia się układy: • cienkowarstwowe (warstwy < 2 µ); • grubowarstwowe (warstwy od 5 do 50 µ).

24 Systematyka Analogowe US (IC’s) np: wzm. operacyjne, mocy
Cyfrowe US (IC’s) np: mikroprocesory, pamięci, matryce bramkowe Mieszane US (IC’s) np: przetworniki ADC,DAC

25 Pierwszy US zaproponowany przez G.W.A .Dummer in 1952.
Pierwszy działający US był zademonstrowany y i opatentowany przez Jacka Kilby’ego w 1959. Robert Noyce także opatentował US 1959.

26

27

28 Prawo Moora Liczba tranzystorów w ukł. scal. Podwaja się co 18 miesięcy

29

30

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47 nieciągły - próbkowany
Sygnały analogowe: ciągły nieciągły - próbkowany próbka t ts Twierdzenie Shannona: sygnał próbkowany niesie niezniekształconą i niezubożoną informację o sygnale ciągłym, jeżeli częstotliwość próbkowania jest przynajmniej dwa razy większa niż najwyższa częstotliwość widma sygnału próbkowanego.

48 Kwantyzacja sygnału spróbkowanego:
Polega na konwersji poziomu analogowego na poziom dyskretnie skwantowany. Liczba poziomów kwantyzacji zależy od liczby bitów reprezentujących próbkę sygnału analogowego; Liczba bitów liczba poziomów błąd [%] kwantyzacji

49 Dla kanału telefonicznego przenoszącego mowę maksymalna częstotliwość sygnału jest ograniczona do 4 kHz. Zatem sygnał taki musi być próbkowany z częstotliwością przynajmniej 8 kHz - co jest równoważne próbkowaniu co 125 mikrosekund. Każda próbka jest kodowana słowem 8-bitowym, zatem kanał telefonii cyfrowej musi mieć przepustowość co najmniej: 8 bitów x 8000 próbek/sek. = bitów /sek. = 64 kB/s

50 Sygnały cyfrowe: logiczna „1” logiczne „0”
V E logiczna „1” t t t t logiczne „0” Najczęściej są stosowane sygnały cyfrowe dwuwartościowe mogące przyjmować dwie wyróżnione wartości, określone w wyróżnionych chwilach czasowych (zegar). Wartości V = zero - przypisuje się cyfrę dwójkową 0 (logiczne „0”)‏ wartości V = E przypisuje się cyfrę dwójkową 1 (logiczne „1”). Do opisu sygnałów cyfrowych służy dwuwartościowa algebra Boole’a. Sygnały dwuwartościowe są również nazywane bitami. Jeden bit jest ilością informacji jaką uzyskujemy gdy zajdzie jedno z dwóch możliwych i jednakowo prawdopodobnych zdarzeń.

51 Odtwarzanie sygnału cyfrowego zakłóconego przez szum
+ Sygnał cyfrowy szum sygnał zaszumiony + - próg cyfrowy

52 Układy scalone Większość stosowanych obecnie układów scalonych jest wykonana w technologii monolitycznej. W układach monolitycznych wszystkie elementy wykonuje się jako tranzystory. gęstość upakowania tranzystorów na mm. kw.

53 Układy monolityczne W dominującej obecnie technologii wytwarzania monolitycznych układów scalonych CMOS wskaźnikiem gęstości upakowania jest minimalna długość bramki tranzystora (wymiar charakterystyczny technologii) W najnowszych technologiach minimalna długość bramki wynosi 22 nm. Im mniejszy jest wymiar charakterystyczny tym upakowanie tranzystorów oraz ich szybkość działania jest większe.

54 Z zewnątrz układ scalony przypomina małą kostkę z wyprowadzonymi metalowymi końcówkami, do których doprowadzamy lub z których pobierane są sygnały elektryczne. Wewnątrz układu scalonego wyprowadzenia są połączone z małą płytką krzemową - czipem, na którym utworzono strukturę elektroniczną złożoną z setek lub tysięcy tranzystorów. Chip (ang) - kawałek krzemowej płytki półprzewodnikowej, zawierający w swym wnętrzu od kilku do setek milionów podstawowych elementów elektronicznych, głównie takich jak tranzystory. Zwykle zamknięty w hermetycznej obudowie – szklanej, metalowej, ceramicznej lub wykonanej z tworzywa sztucznego.

55 Podział układów ze względu na stopień scalenia
Malej skali integracji (SSI – small scale of integration) liczba bramek <10 i ograniczona liczbą dostępnych zacisków wewnętrznych Średniej skali integracji (MSI – medium scale of integr.) około 10 – 100 bramek w jednej obudowie Dużej skali integracji (LSI – large scale of integr.) od 100 do kilku tysięcy bramek: małe procesory, małe pamięci, moduły programowalne. Wielkiej skali integracji (VLSI – very large scale of int.) od kilku tysięcy do milionów bramek: mikroprocesory, pamięci Ultrawielkiej skali integracji (ULSI – ultra large scale of integration )

56 https://en.wikipedia.org/wiki/Integrated_circuit

57 Intel's 4th generation i7 Extreme silicon, with billions of transistors on this chunk of super-refined sand

58

59 Klasy układów cyfrowych

60 Klasyfikacja układów cyfrowych
. układ cyfrowy x1 xn y1 ym Y X X - wektor wejściowy Y - wektor wyjściowy 1. Jeżeli wektor wyjściowy Y w chwili k zależy jedynie od wektora wejściowego X w tej samej chwili k , to układ cyfrowy nazywamy układem logicznym kombinacyjnym:

61 2. Jeżeli wektor wyjściowy Y w chwili k zależy zarówno od wektora wejściowego w chwili k jak również od wektora wyjściowego i wejściowego X w chwili poprzedniej (k-1) to układ cyfrowy nazywamy układem sekwencyjnym: pamięć Y X g f q

62 Inwerter tranzystorowy
NOT

63 Definicja czasów przełączania
td – czas opóźnienia (time deley) tf – czas opadania (time fall) ts – czas magazynowania (storage time) tr – czas narostu (rise time) td tf ts tr UWe UWy 90% 10% Czas magazynowania – rozładowanie nośników mn. z bazy w trakcie „blokowanaia”tranzystora

64 Definicja bramki logicznej
Bramki – (scalone) układy elektroniczne realizujące elementarne funkcje algebry Boole’a.

65 Definicje

66 Modele prostych funktorów logicznych
Uzaś>+3V Uzaś>+3V A B NOR AND Uzaś>+3V A B NOT

67 Funkcje i symbole

68 Funkcje i symbole, cd.

69 Czas życia różnych technologii
Układy TTL ustępują miejsca nowszym technologiom CMOS i BiCMOS, zwłaszcza niskonapięciowym (LV – Low Voltage)

70 Parametry cyfrowych układów cyfrowych
Przy projektowaniu urządzeń z cyfrowymi układami scalonymi istotne są następujące parametry: ∗ szybkość działania, ∗ moc strat, ∗ odporność na zakłócenia, ∗ zgodność łączeniowa i obciążalność. Przy konstrukcji systemów cyfrowych powinny być znane właściwości obudów oraz niezawodność cyfrowych układów scalonych.

71 Oznaczenia napięć i prądów układu cyfrowego
UCC (VCC) - napięcie zasilania, ICC – prąd zasilania, UI (UO) – napięcie wejściowe (wyjściowe)

72 Proces przełączania bramki standardowej TTL
Zmiany prądu zasilania bramki przy przełączaniu.

73 Czas propagacji bramek logicznych
td – czas opóźnienia (delay time) tf – czas opadania (fall time) ts – czas magazynowania (storage t.) tr – czas narastania (rise t.)

74 dla 7400: tPHL = 15 nsek tPLH = 22 nsek W układach z diodami Shottky’ego ( dioda ze złączem metal-półprzewodnik) uzyskuje się czasy przełączenia rzędu 3 nsek

75 TTL do 500MHz, GaAs do 20GHz, ECL do 5GHz.

76 Opóźnienie propagacji ( dla inwertera)
Sposób określenia czasu opóźnienia propagacji:

77 Częstotliwości graniczne układów cyfrowych
S– bardzo szybka (Schottky) LS- małej mocy, bardzo szybka (Low power Schottky) F– bardzo bardzo szybka (Fast) AS– ulepszona, bardzo szybka (Advanced Schottky) ALS- ulepszona małej mocy, bardzo szybka (Advanced Low power Schottky)

78 Straty mocy jako funkcja częstotliwości

79 Średnie straty mocy WSP. DOBROCI

80 Elementarna bramka dwuwejściowa NAND
Pracę bramki analizuje się w dwóch stanach: 1. W stanie wyłaczenia tzn.na wyjsciu jest logiczna "1" 2. W stanie właczenia tzn. na wyjsciu jest logiczne "0"    T1- wieloemiterowy tranzystor tworzacy stopień wejsciowy    T2- stopień symetryzujacy    T3,T4- tranzystory tworzace stopień wyjsciowy o małej impedancji wyjsciowej    D1- dioda zapewniajaca odpowiednie warunki pracy tranzystora T3

81 Adn.1. Praca bramki w stanie wyłaczenia:
   T1- przewodzi; T2- jest odcięty; T3- przewodzi; T4- jest odcięty   Aby na wyjsciu była logiczna "1" na wejscie należy podać przynajmniej jedno logiczne "0". jesli na wejscie A podamy 0,2V to tranzystor T1 będzie w stanie przewodzenia, napięcie na jego kolektorze będzie za małe aby mógł przewodzić tranzystor T2, wobec tego T2 jest w stanie odcięcia, prad kolektora i emitera tego tranzystora równa się 0 a więc na rezystancji R3 nie ma napięcia, więc tranzystor T4 będzie odcięty. Stan wysoki z kolektora tranzystora T2 powoduje przejscie w stan nasycenia tranzystora T3 oraz przewodzenie diody D, na wyjsciu ustali się napięcie o wartosci 3,5V (stan wysoki).

82 Adn.2. Praca bramki w stanie właczenia:
   T1- stan pracy inwersyjnej; T2- przewodzi; T3- spadek napięcia; T4- przewodzi   Aby na wyjsciu było logiczne "0" należy na dwa wejscia (A i B) podać logiczne "1", wówczas tranzystor T1 znajdzie się w stanie pracy inwersyjnej a T2 zacznie przewodzić, płynacy prad emitera tego tranzystora powoduje powstanie spadku napięcia na rezystancji R3 a tym samym wprowadzenie w stan nasycenia tranzystora T4, a więc na wyjsciu ustali się napięcie 0,2V. Napięcie na kolektorze T2 będzie równe 0,9V (0,7V + 0,2V) a jest ono za małe aby mógł przewodzic tranzystor T3 i dioda D wobec czego pozostaja one w stanie odcięcia.

83 Zakłócenia w systemie cyfrowym
Zakłóceniami nazywamy niepożądane sygnały elektryczne występujące na połączeniach w systemie. Powstają one na wskutek przełączania bramek, a przenoszone są poprzez promieniowanie elektromagnetyczne albo przez związane z przełączaniem fluktuacje napięcia zasilającego. Źródło zakłóceń może być poza systemem. Układy cyfrowe muszą być niewrażliwe na zakłócenia o pewnym poziomie i powinny pracować poprawnie przy ich występowaniu. Margines zakłóceń jest wartością zakłóceń, które nie powodują błędnej pracy elementów systemu. Jest to dopuszczalna wartość napięcia zakłóceń, wyznaczona z różnicy odpowiednich gwarantowanych wartości napięć wyjściowych bramki i akceptowanych dla danych stanów logicznych wartości stanów wejściowych.

84 Źródła zakłóceń napięcia zasilającego, uziemieniowe,
przesłuchowe w liniach transmisyjnych, odbiciowe w liniach transmisyjnych, zewnętrzne.

85 Marginesy zakłóceń Marginesy zakłóceń wskazują, jaki poziom zakłóceń nie spowoduje błędnego odczytu sygnału wejściowego w najgorszym przypadku. ULI max -ULO max - margines zakłóceń stanu niskiego UHO min -UHI min - margines zakłóceń stanu wysokiego CMOS UDD = + 5 V

86 Napięcia progowe i odporność na zakłócenia

87 Poziomy napięć układów TTL
Wartości gwarantowane poziomów napięć logicznych na wejściu i wyjściu układów TTL, UT – próg przełączania bramki

88 Rodziny bipolarnych układów cyfrowych TTL
W technice TTL są produkowane obecnie następujące serie: TTL – standard TTL – 74, S – bardzo szybka (Schottky) – 74S, LS - małej mocy, bardzo szybka (Low Power Schottky) – 74LS, F – bardzo bardzo szybka (Fast) – 74F, AS – ulepszona, bardzo szybka (Advanced Schottky) – 74AS, ALS - ulepszona małej mocy, bardzo szybka (Advanced Low Power Schottky) - 74ALS.

89 Podstawowe parametry układów TTL
Napięcie zasilające +5V (+4,75V do +5,25V), sygnał wyjściowy: H > 2,4V L < 0,4V, sygnał wejściowy: H > 2,0V L < 0,8V, obciążalność 10 – 48, współczynnik dobroci: D=tpP; [pJ], maksymalna częstotliwość pracy: TTL (25 MHz), TTL-S (125 MHz) diody Schottky'ego 2x pobór mocy, TTL-LS (33 MHz) trochę mniejszy pobór mocy, TTL-F (150 MHz), TTL-AS (200 MHz) 10x mniejszy pobór mocy w stosunku do TTL, TTL-ALS (50 MHz).

90 Parametry serii w rodzinie układów TTL

91 Bramka jedno-tranzystorowa
1

92 Bramka NAND z serii standardowej TTL (7400)
Y=A*B A B Y=A*B 4k 1,6k 130 1k A B 5V

93 Charakterystyka przejściowa bramki NAND TTL
Charakterystyka przejściowa podstawowej bramki NAND TTL serii standardowej, zależność charakterystyki przejściowej od temperatury

94 Bramka inwerter NOT 7404 symbol graficzny

95 Tranzystor Schottky’ego

96 Bramka NAND szybka Schottky (seria S)
Korektor charakterystyki przejściowej Charakterystyka przejściowa bardziej prostokątna niż serii standardowej

97 Charakterystyki przejściowe bramek TTL

98 Układy z wejściem Schmitta
Właściwości: napięcia progowe oraz histereza, duża odporność na zakłócenia. Zastosowania: przekształcanie wolnozmiennych sygnałów na impulsy o szybkich zboczach, przemiana napięcia sinusoidalnego na prostokątne, redukcja wpływu zakłóceń, proste układy multiwibratorów astabilnych.

99 Bramka z wejściem Schmitta

100 Przykłady obudów bramek TTL

101 Przykłady obudów bramek TTL

102 Przykłady obudów bramek TTL

103 Układy cyfrowe MOS układy cyfrowe MOS PMOS NMOS CMOS BiCMOS statyczne
dynamiczne

104

105 Układy scalone rodziny CMOS
KRÓTKI OPIS RODZINY CMOS komplementarne tranzystory PMOS i NMOS bez rezystorów bardzo mała moc strat w stanie statycznym i przy małych częstotliwościach praca przy obniżonym napięciu zasilania 3,3 V (± 0,3 V), 2,5 V (±0,2 V), 1.8V (±0.15V), a nawet 0.8V np. straty mocy P=U2/R przy 5V i 3,3 V / 3,32 ≈ 2,3 raza większą szybkość działania niż układy pięciowoltowe znaczne zmniejszenie moc strat przy większych częstotliwościach niższy poziom generowanych zakłóceń elektromagnetycznych i elektrycznych wyższa niezawodność pracy.

106 Układy scalone rodziny CMOS
Układy CMOS można ogólnie podzielić na cztery kategorie: ∗ Układy do zastosowań masowych, o niewielkiej szybkości działania (układy zegarkowe, nie programowalne układy kalkulatorowe z napięciem zasilania 0.8 V ÷ 1,5 V). ∗ Układy programowalne (takie jak układy PLD i FPGA) i specjalizowane (ASIC). ∗ Uniwersalne układy cyfrowe LSI i VLSI, głównie układy mikroprocesorowe i pamięciowe. ∗ Uniwersalne układy cyfrowe SSI i MSI, stanowiące funkcjonalne odpowiedniki układów TTL.

107 Rodziny układów cyfrowych CMOS

108 Parametry układów CMOS i TTL

109 Zakresy typowych napięć rodziny CMOS

110 Parametry układów CMOS rodzin trzywoltowych

111 Budowa bramek scalonych
Chociaż bramki w wersjach TTL i CMOS spełniają tę samą funkcję logiczną to wartości poziomów logicznych, szybkość, moc zasilania, prądy wejściowe itp. różnią się znacznie w obu przypadkach. Należy być ostrożnym, gdy zamierza się używać równocześnie obu rodzajów bramek. Aby zrozumieć różnice, popatrzmy na schematy bramek NAND. Stopnie wyjściowe bramek TTL i CMOS zawierają obciążenie aktywne dołączone do szyny dodatniego napięcia zasilania.

112 Inwerter CMOS

113 Charakterystyki inwertera CMOS

114

115 Ogólny schemat inwertera MOS
Obciążenie sterowanie zasilanie Vo Vi Vo Vi

116 Inwerter CMOS VDD VDSN = Vwy Vwe PMOS NMOS IDN = IDP VDD -VtP > 0
NMOS - on PMOS - on Vwy VtN > 0 VDD NMOS - on PMOS - off NMOS - off PMOS - on Vwe VtN VDD VDD+VtP

117 Marginesy szumów układów cyfrowych CMOS
Vwe Vwy VDD VOH VIL VIH VOL nachylenie = -1 Marginesy szumów: dla stanu niskiego: NML = VIL - VOL dla stanu wysokiego: NMH = VOH - VIL Dopuszczalne poziomy logiczne na wejściu: - logiczne „0” :  Vwe  VIL - logiczne „1” : VIH  Vwe  VDD i na wyjściu: - logiczne „0” :  Vwe  VOL - logiczne „1” : VOH  Vwe  VDD

118 Opóźnienie inwertera CMOS
Vwe VDD VDD/2 t Vwy VDD VDD/2 t tdHL tdLH

119 Budowa bramek scalonych
A B T1 T2 T3 T4 Q 1 1 p z z p 0 0 1 z p p z 1 A B T1 T2 T3 T4 X T5 T6 Q 1 1 z z p p 0 p z 1 0 1 p z z p 1 z p 0 p – przewodzi, z - zatkany a) Bramka NAND LS-TTL, b) bramka AND CMOS

120 Budowa bramek scalonych
Bramka CMOS jest wykonana z par komplementarnych tranzystorów polowych typu MOS, pracujących jako przełączniki, a nie jako wtórniki. Włączony tranzystor polowy zachowuje się jak rezystor o małej wartości rezystancji zwierający sygnał do właściwej szyny zasilającej. Oba wejścia muszą być w stanie H, aby włączyć połączone szeregowo tranzystory T3 i T4 oraz wyłączyć tranzystory obciążające T1 i T2. Wymusza to na wyjściu stan niski, mamy zatem do czynienia z bramką NAND. Tranzystory T5 i T6 stanowią typowy inverter CMOS, który wraz z bramką NAND realizuje bramkę AND.

121 Budowa bramek scalonych
Bramka NAND serii LS-TTL składa się z bramki diodowo-rezystorowej, inwertera z pojedynczym tranzystorem i stopnia wyjściowego typu "push-pull". Gdy oba wejścia są w stanie wysokim, prąd płynący przez rezystor 20 kΩ utrzymuje tranzystor T1 w stanie włączenia, co z kolei powoduje nasycenie tranzystora T4 i zatkanie tranzystorów T2, T3. Na wyjściu bramki ustala się stan niski. Jeśli co najmniej jedno wejście będzie w stanie niskim, tranzystor T1 zostanie wyłączony, wyłączy się również tranzystor T4, natomiast na wyjściu pojawi się stan wysoki.

122 Tranzystor MOS jako łącznik

123 Bramki CMOS

124 Charakterystyki przejściowe bramek NOR

125 Schemat ideowy bramki transmisyjnej
Bramka transmisyjna (sprzęgająca, przełącznik bilateralny) zapewnia transmisję zarówno sygnałów cyfrowych jak i analogowych.

126 Poziomy napięć wejściowych i wyjściowych TTL i CMOS

127 Rodziny układów cyfrowych CMOS

128 Bramki BiCMOS

129 Przydatne linki: Spolszczony applet wyjaśniający działanie złącza półprzewodnikowego: