Przykład syntezy strukturalnej

Slides:



Advertisements
Podobne prezentacje
VHDL Today, Verilog HDL is an accepted IEEE standard. In 1995, the original standard IEEE was approved. IEEE is the latest Verilog.
Advertisements

Minimalizacja formuł Boolowskich
Inżynieria Systemów Programowalnych Część I
JĘZYK VHDL Geneza: komputerowa symulacja układu cyfrowego, Departament Obrony USA opis skomplikowanego systemu w postaci schematu jest nieczytelny, szybkie.
Układy cyfrowe W układach cyfrowych sygnały napięciowe (lub prądowe) przyjmują tylko określoną liczbę poziomów, którym przyporządkowywane są wartości liczbowe.
Kod Hamminga Podstawy Telekomunikacji Autor: Paweł Zajdel
Układy sekwencyjne - pojęcie automatu
Modelem układu sekwencyjnego jest AUTOMAT
A.Skorupski „Podstawy budowy i działania komputerów” (Warszawa 2000)
Michał Łasiński Paweł Witkowski
Wprowadzenie System rozproszony jest kolekcją niezależnych, autonomicznych komputerów, które dla użytkownika prezentują się jak jeden komputer. Można wyróżnic.
Liczby w Komputerze Zajęcia 3.
Wykład 2: Liczby rzeczywiste (stało i zmiennoprzecinkowe) Koprocesor
B. znaki alfabetu D. obrazy
Systemy liczbowe w architekturze komputerów materiał do wykładu 1/3
Od algebry Boole’a do komputera
Projektowanie cyfrowych systemów w oparciu o układy (VLSI i) PLD
Programowalne Układy Cyfrowe Ernest Jamro, Paweł Russek C3 p
SYSTEMY LICZBOWE.
Minimalizacja funkcji boolowskich
Struktury układów logicznych
Hipergrafy Hipergraf jest rozszerzeniem pojęcia grafu. Hipergraf różni się od grafu nieskierowanego tym, że każda hiperkrawędź może być incydentna do dowolnej.
Architektura komputerów
Zapis informacji Dr Anna Kwiatkowska.
Technika Mikroprocesorowa 1
Technika Mikroprocesorowa 1
opracowanie: Agata Idczak
Układy sekwencyjne - pojęcie automatu
Synteza układów sekwencyjnych z (wbudowanymi) pamięciami ROM
Informatyka I Język ANSI C
Zmodyfikowana metoda ekspansji Komputerowe narzędzia syntezy logicznej
Synteza logiczna w projektowaniu układów cyfrowych
Licznik dwójkowy i dziesiętny Licznik dwójkowy i dziesiętny
Problem kodowania stanów w układach sekwencyjnych (automatach)
Cyfrowe układy logiczne
Architektura komputerów
Podsieci ZS3 Jasło Klasa 4e.
Architektura systemów komputerowych (zima 2013)
ZASADY PODZIAŁU SIECI NA PODSIECI, OBLICZANIA ADRESÓW PODSIECI,
Minimalizacja funkcji boolowskich
Minimalizacja funkcji boolowskich
Minimalizacja automatu
Synteza logiczna w projektowaniu…
Problematyka wykładu Podział rejestrów i liczników
Metoda klasyczna ... to metoda tablicowa, graficzna, której podstawowe
Liczby całkowite dodatnie BCN
Systemy Liczbowe (technika cyfrowa)
Struktury układów logicznych
Posługiwanie się systemami liczenia
Stało- i zmiennopozycyjna reprezentacja liczb binarnych
schemat tworzenia kodu liczby dwójkowej z dziesiętnej
Reprezentacja liczb w systemie binarnym ułamki i liczby ujemne
Stało- i zmiennopozycyjna reprezentacja liczb binarnych
Podstawy arytmetyki komputerowej Paweł Perekietka
Urządzenia Techniki Komputerowej
Dwójkowy system liczbowy
Działania w systemie binarnym
567.Jakie prądy płyną przez poszczególne opory na schemacie poniżej, jeśli R 1 =3 , R 2 =7 , R 3 =20 , U=20V, a galwanometr wskazuje i G =0? B R1R1.
Systemy liczenia IV Kodowanie i kody Danuta Stanek.
Zasady arytmetyki dwójkowej
I T P W ZPT Konwerter BIN2BCD 1 LK „8” DEC LK = 0 LOAD1 R3R2R1  K S3 S2S1 A B „5” K  5 MUX 1 0 A R4 LOAD2 Y = LD B LB „3” US Układ wykonawczy Układ sterujący.
I T P W ZPT 1. I T P W ZPT 2 Synteza logicznaInżynieria informacji Dekompozycja funkcjonalna Odwzorowanie technologiczne FPGA Hierarchiczne podejmowanie.
Programowalne układy cyfrowe, czyli fabryka na Twoim biurku
Układy logiczne – układy cyfrowe
ZPT 1 Dekompozycja nierozłączna Pojęcie r - przydatności Dekompozycja zrównoważona Dekompozycja równoległa.
Elementy cyfrowe i układy logiczne
Programowanie strukturalne i obiektowe Klasa I. Podstawowe pojęcia dotyczące programowania 1. Problem 2. Algorytm 3. Komputer 4. Program komputerowy 5.
Synteza logiczna w projektowaniu układów cyfrowych
Metoda klasyczna (wg książki Sasao)
Projektowanie systemów cyfrowych z wykorzystaniem języka VHDL
Zapis prezentacji:

Przykład syntezy strukturalnej Konwerter kodu binarnego na kod BCD: W kodzie BCD (Binary Coded Decimal) każda cyfra liczby zapisanej w kodzie dziesiętnym jest przedstawiana czterobitową liczbą binarną Np. liczba 489 zostanie zapisana jako wektor binarny z wykorzystaniem 12 bitów (3  4 bity) 4 8 9 BCD 0100 1000 1001 1

Konwerter Bin2BCD 27BIN 27BCD 0  liczby  99 1 27BIN 27BCD 1 0  liczby  99 BIN/BCD Dwie metody projektowania: a) Metoda syntezy strukturalnej b) Metoda syntezy logicznej 2

Konwerter Bin2BCD Realizacja – w strukturze FPGA (Stratix) EPF10K Jakość realizacji: a) Liczba zajętych komórek LC b) Szybkość – maksymalna liczba słów przetwarzanych w ciągu 1 sek. 3

Synteza strukturalna - metoda +3 27 = 1 1 1 1 LDA LDB LB LDB  5 NIE TAK  8 LDB := LDB LDB := LDB+3 4

LDA LDB LB LD < 5 1 1 LD < 5 2 1 LD < 5 3 1 LD < 5 4 1 LD < 5 1 5 1 1 1 LD < 5 1 1 6 1 1 LDB  5 1 1 1 1 7 + 1 1 1 1 LD < 5 1 1 1 8 1 1 1 1 1 LDBCD = 1 1 1 1 = 27 2 7 5

Opis strukturalny US  K LK R4 MUX LB 6 R3 R2 R1 A B S3 S2 S1 8 4 „3” „5” K  5 LK „8” LOAD1 DEC LK = 0 R4 LOAD2 Y = LD US MUX 1 LB 6

Komputerowe projektowanie… uzyskaną strukturę zapisujemy w języku opisu sprzętu i kompilujemy w systemie Quartus SPECYFIKACJA SIEĆ FUNKCJONALNA LOGICZNA (HDL) SYNTEZA OPTYMALIZACJA FUNKCJONALNA LOGICZNA ODWZOROWANIE OPIS RTL TECHNOLOGICZNE 54 LEs ─ 33 mln/sek TRANSLACJE SPECYFIKACJI 7

Konwerter Bin2BCD na poziomie logicznym .type fr .i 9 .o 8 .p 100 000000000 0000 0000 000000001 0000 0001 000000010 0000 0010 000000011 0000 0011 000000100 0000 0100 000000101 0000 0101 000000110 0000 0110 000000111 0000 0111 000001000 0000 1000 000001001 0000 1001 000001010 0001 0000 000001011 0001 0001 000001100 0001 0010 000001101 0001 0011 * * * 001100001 1001 0111 001100010 1001 1000 001100011 1001 1001 .e AHDL/VHDL Tablica prawdy

Komputerowe projektowanie… SPECYFIKACJA SIEĆ FUNKCJONALNA LOGICZNA (HDL) SYNTEZA OPTYMALIZACJA FUNKCJONALNA LOGICZNA ODWZOROWANIE OPIS RTL TECHNOLOGICZNE 24 LEs ─ 313 mln/sek TRANSLACJE SPECYFIKACJI 9

Tablica prawdy – bin2bcd TITLE " Decomposed project: bin2bcd "; % Translated from DEMAIN format % % Warsaw University of Technology % % Institute of Telecommunications % SUBDESIGN A ( in_1, in_2, in_3, in_4 :INPUT; in_5, in_6, in_7 :INPUT; out_1, out_2, out_3, out_4 :OUTPUT; out_5, out_6, out_7, out_8 :OUTPUT; ) VARIABLE g1_1, g1_2, g1_3, g3_1 :LCELL; g2_1, g2_2 :LCELL; BEGIN ---- Level 1 ---- TABLE (in_1, in_2, in_3, in_4) => (g1_1); B"1000" => B"0"; B"0011" => B"0"; ................. B"0001" => B"1"; B"1011" => B"1"; END TABLE; (in_6, g1_1, g2_1, g2_2) => (out_7); B"0X10" => B"0"; END; # Konwerter bin2bcd .type fr .i 7 .o 8 .p 100 0000000 00000000 0000001 00000001 0000010 00000010 0000011 00000011 0000100 00000100 0000101 00000101 . . . .......... 1011111 10010101 1100000 10010110 1100001 10010111 1100010 10011000 1100011 10011001 .e Procedura dekompozycji  13 komórek (!!!) 352 mln/sek 10

Realizacja Bin2bcd wg Demaina

Porównanie realizacji BIN2BCD Liczba elementów logicznych ─ liczba słów Synteza strukturalna – 54 LEs ─ 33 mln/sek Synteza logiczna: system komercyjny Quartus – 24 LEs ─ 313 mln/sek system specjalizowany – 13 LEs ─ 352 mln/sek Procesor AMD Athlon™ 64X2 Dual Core 4200+ 2.2 GHz – 9,17 mln/sek