Dynamiczna rekonfiguracja układów FPGA

Slides:



Advertisements
Podobne prezentacje
REALIZACJA REGULATORA PID W UKŁADZIE FPGA
Advertisements

Język VERILOG w praktyce.
Zadanie z dekompozycji
Idea, podstawowe parametry, cechy, charakterystyka
Role w zespole projektowym
Budowa i zastosowanie sieci CompoBus/S
Skalowalny algorytm estymacji ruchu dla systemów rozproszonych
Sygnały Cz. 3 EAIiE Katedra Automatyki Kraków,
Sygnały Proponowane rozwiązanie EAIiE Katedra Automatyki Kraków,
Informatyka Stosowana
by Ernest Jamro Katedra Elektroniki, AGH Kraków
by Ernest Jamro Katedra Elektroniki, AGH Kraków
1 / 19 PLANET GSW-2416SF Przełącznik zarządzany Gigabit Ethernet z serii Web Smart 24 porty TP/ 16 slotów SFP.
Opracowanie i weryfikacja algorytmów szeregowania zadań dla potrzeb redukcji poboru mocy układów cyfrowych. Temat ten jest częścia jednego z 12 etapów.
1-Wire® Standard 1-Wire®, zwany też czasami siecią MicroLAN, oznacza technologię zaprojektowaną i rozwijaną przez firmę Dallas Semiconductor polegającą.
Autor: Artur Lewandowski Promotor: mgr inż. Dariusz Olczyk
Ochrona danych wykład 3.
Krótko o…. Historia Działanie Sterowniki a automatyka Dobór
PRACA W DOMENIE Różnice użytkowe między pracą w domenie i grupie roboczej. 1. Ekran logowania. - wciśnięcie klawiszy [Ctrl+Alt+Delete], a następnie podanie.
Autor: Piotr Wojtowicz Opiekun naukowy referatu: dr inż. Cezary Worek
TOPOLOGIA SIECI LAN.
Automatyczne testowanie w układach FPGA
Instytut Tele- i Radiotechniczny WARSZAWA
Układy rejestrów cyfrowych
Zasada działania komputera
Elektroniczne Systemy Zabezpieczeń
Topologie sieci lokalnych.
Budowa i rodzaje procesorów.
Mikroprocesory.
Mikroprocesory mgr inż. Sylwia Glińska.
Przerwanie ang. interrupt.
Elementy Rachunku Prawdopodobieństwa i Statystyki
ZWIĄZKI MIĘDZY KLASAMI KLASY ABSTRAKCYJNE OGRANICZENIA INTERFEJSY SZABLONY safa Michał Telus.
OPB - On-chip Peripherial Bus AXI – Advance eXtensible Interface
Projektowanie stron WWW
Prezentacja Multimedialna
Systemy rozproszone  Rozdzielenie obliczeń między wiele fizycznych procesorów.  Systemy luźno powiązane – każdy procesor ma lokalną pamięć; procesory.
Algorytmika.
Model warstwowy sieci ISO/OSI
Aplikacje internetowe
Procesor – charakterystyka elementów systemu. Parametry procesora.
Treści multimedialne - kodowanie, przetwarzanie, prezentacja Odtwarzanie treści multimedialnych Andrzej Majkowski 1 informatyka +
Zintegrowany sterownik przycisków. Informacje podstawowe Każdy przycisk jest podłączony do sterownika za pośrednictwem dwóch przewodów, oraz dwóch linii.
KARTY DŹWIĘKOWE.
WYKŁAD 3 Temat: Arytmetyka binarna 1. Arytmetyka binarna 1.1. Nadmiar
Procesor, pamięć, przerwania, WE/WY, …
Testowanie układów mieszanych sygnałowo z zastosowaniem magistrali IEEE Kamil Smużyński.
Systemy operacyjne i sieci komputerowe
Pamięć DRAM.
Struktura wewnętrzna mikrokontrolera zamkniętego
Zawory rozdzielające sterowane bezpośrednio i pośrednio.
Pamięć SRAM.
Logiczne układy bistabilne – przerzutniki.
Czy komputery zabiją genomikę?. Problemy Ogromne ilości danych do przechowywania Zbyt słabe komputery aby „łączyć” sekwencje Nieoptymalne formaty danych.
Powtórzenie wiadomości na sprawdzian 12 lutego (wtorek)
Optymalna konfiguracja Microsoft SQL Server 2014
Struktura systemu operacyjnego
Moduł e-Kontroli Grzegorz Dziurla.
Model warstwowy ISO-OSI
Układy FPGA w systemach obliczeniowych
Tryby adresowania i formaty rozkazów mikroprocesora
SZTUCZNA INTELIGENCJA
Bartosz Pawlak Wiktor Paliwoda Bezpieczeństwo Systemów Operacyjnych IMAP vs POP.
InMoST Wielkopolska sieć współpracy w zakresie innowacyjnych metod wytwarzania oprogramowania Termin realizacji: – Innowacyjne metody.
Topologie fizyczne i logiczne sieci
Platforma komunikacyjna rozległego systemu czasu rzeczywistego
Interfejsy synchroniczne
Projekt modułu BANK INTERNETOWY Moduł funkcji banku
Mikrokontrolery z rdzeniem ARM Cortex-M0+ Energooszczędność
Zapis prezentacji:

Dynamiczna rekonfiguracja układów FPGA

Dynamiczna rekonfiguracja układów FPGA Spis treści Rodzaje rekonfiguracji Virtex II Pro Podsumowanie Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Rekonfiguracji układów FPGA Konfiguracja układu FPGA – programowanie układu FPGA Statyczna rekonfiguracja – częściowa lub całkowita rekonfiguracja układu FPGA w trybie off-line Dynamiczna rekonfiguracja – częściowa lub całkowita rekonfiguracja układu FPGA w trybie on-line Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Statyczna rekonfiguracja praca Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Dynamiczna rekonfiguracja praca Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Rodzaje rekonfiguracji dynamicznej Jednokontekstowa - zmiana konfiguracji (tzw. kontekstu) całej struktury programowalnej Częściowa rekonfiguracja – zmiana konfiguracji części struktury programowalnej Wielokontekstowa – kilka konfiguracji, jedna konfiguracja aktywna, pozostałe mogą być rekonfigurowane Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Rekonfiguracja jednokontekstowa Konfiguracja statyczna Część dynamiczna 1 programowanie Część dynamiczna 1 Część dynamiczna 2 Część dynamiczna 2 Nowa konfiguracja Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Częściowa rekonfiguracja Konfiguracja statyczna Część dynamiczna 2 Część statyczna Część dynamiczna 1 Interfejs scalanie Część statyczna Interfejs Część dynamiczna 1 Część dynamiczna 2 Nowa konfiguracja Część dynamiczna 2 ektrakcja Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Częściowa rekonfiguracja Normalna praca bloku stycznego i dynamicznego Separacja bloków Ponowne połączenie bloku statycznego i dynamicznego statyczny dynamiczny Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Konfiguracja wielokontekstowa Konfiguracja statyczna Część dynamiczna 1 Część dynamiczna 1 Część dynamiczna 3 Nowa konfiguracja Część dynamiczna 1 Część dynamiczna 2 C1 C1 Część dynamiczna 3 Część dynamiczna 2 C2 Część dynamiczna 4 C3 C3 C4 Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Rekonfiguracji układów FPGA Logika rekonfigurowana zatrzymuje obliczenia podczas inicjalizacji nowej konfiguracji Czas konfiguracji uzależniony jest od wielkości danych konfiguracyjnych Mniejsza granulacja dostarcza większą elastyczność, jednak wnosi większe opóźnienia ze względu na zwiększoną liczbę połączeń Nowsze układy FPGA umożliwiają zarówno rekonfigurację częściową jak i zarazem dynamiczną i częściową Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Rekonfiguracja układów Xilinx Virtex Układy Virtex wspierają zarówno częściową jak i dynamiczną rekonfigurację na trzy sposoby: Wielo kolumnowa rekonfiguracja, niezależnie od pozostałej modułów Wielo kolumnowa z komunikacją z poszczególnymi modułami Manipulacje na małej ilości bitów konfiguracji, tylko niewielka część logiki jest przeprogramowana Obecnie trwają pracę nad układami, które mogą zapisać kilka konfiguracji przełączanych w zależności od kontekstu Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Rekonfiguracja układów Xilinx Virtex Pośrednie wyniki z obliczeń powinny być zapisane przed rekonfiguracją układu. Niektóre układy mają możliwość przechowywania wyników pośrednich w strukturze logicznej podczas programowania Podział zadań pomiędzy mikroprocesorem i rekonfigurowaną logiką (ang. CO-design) Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Dynamiczna rekonfiguracja układów FPGA Virtex II Pro Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Dynamiczna rekonfiguracja układów FPGA Virtex II Pro Tryb konfiguracji M2 M1 M0 CCLK Szerokość magistrali D­out Master Serial Wy 1 Yes Slave Serial We Master SelectMAP 8 No Slave SelectMAP Boundary Scan Nie dot. Virtex Pro II tryby konfiguracji Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Dynamiczna rekonfiguracja układów FPGA Virtex II Pro Slave Serial – Virtex II Pro pobieranie danych do konfiguracji jako ciąg bitów. Możliwość zaprogramowaniu wielu układów. Układy mogą być połączone w łańcuch Master Serial – interfejs identyczny do slave serial. Wewnętrzny oscylator generuje sygnał zegara konfiguracji CCLK Slave SelectMAP – jest szybszym trybem konfiguracji, dane przesyłane magistralą 8 bitową. Możliwość odczytu konfiguracji Master SelectMAP – interfejs identyczny do Slave SelectMAP, układ wysterowywuje CCLK Bounduary Scan – programowanie, reprogramowanie, testowanie przy użyciu standardu JTAG Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Dynamiczna rekonfiguracja układów FPGA Virtex II Pro Dynamiczna rekonfiguracja możliwa jest w dwóch trybach Slave SelectMAP lub Boundary Scan (JTAG) Dane ładowane są w postaci ramek – nagłówek plus dane, wielkość ramki zależy od układu Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Dynamiczna rekonfiguracja układów FPGA Virtex II Pro Modele dynamicznej częściowej rekonfiguracji Modułowy (ang. Module-based) Projekt od początku tworzony jest modułowo Na etapie implementacji każdy moduł ma ustaloną pozycję, rozmiar Rekonfiguracja polega na przeprogramowaniu całego modułu Różnicowy (ang. Difference-based) Efektywny jeżeli wykonujemy małe zmiany w projekcie, wtedy strumień bitowy zawiera tylko różnice w projektach. Przy większych zmianach należy użyć modelu modułowego Narzędzie BitGen (dostarczane z ISE) może wygenerować ciąg bitów reprezentujący różnice pomiędzy projektami Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Dynamiczna rekonfiguracja układów FPGA Czas programowania Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

ACE – środowisko konfiguracyjne Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Algorytmy adaptacyjne Reprogramowalnego układu FPGA Virtex w misji na Marsa (ang. NASA's Mars Exploration Rover (MER) Mission) Układ jest rekonfigurowany 5 razy w ciągu sekundu Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Rekonfiguracja przy użyciu interfejsu internetowego Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Dynamiczna rekonfiguracja układów FPGA Podsumowanie Zalety Dostosowanie konfiguracji układu do aktualnych wymagań Adaptacja algorytmu Uaktualnienie algorytmu Możliwość realizowania bardzo dużych algorytmów kolejno w odpowiednich konfiguracjach systemu Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA

Dynamiczna rekonfiguracja układów FPGA Podsumowanie Zalety Redukcja liczby układów Redukcja poboru mocy Lepsze wykorzystanie dostępnych zasobów sprzętowych Obecne wykorzystanie układów: Pentium - 55% Pentium II - 53% RISC - 44% Wady Czas rekonfiguracji System zarządzający rekonfiguracją Mariusz Kwiczala Katedra Elektroniki AGH Kraków © 2004 Dynamiczna rekonfiguracja układów FPGA