Programowanie na poziomie sprzętowym, x86 + powtórka ASK

Prezentacja na temat: "Programowanie na poziomie sprzętowym, x86 + powtórka ASK"— Zapis prezentacji:

1 Programowanie na poziomie sprzętowym, x86 + powtórka ASK
dr inż. Mariusz Kapruziak pok. 107, tel Programowanie na poziomie sprzętowym, x86 + powtórka ASK

2 Procesory strukturalne Procesory proceduralne
Procesor, Mikroprocesor, Mikrokontroler PROCESOR Procesory strukturalne Procesory proceduralne ASIC/ASSP FPGA\CPLD mikrokontroler mikroprocesor

3 Software

4 Technika mikroprocesorowa - zakres kursu
Wykład 1. Powtórka ASK + x86 Wykład 2. Tryb chroniony, MMU, rodzaje jąder OS Wykład 3. Sterowniki i obsługa sprzętu w MS Windows (WDM) Wykład 4. Sterowniki i obsługa sprzętu w UNIX/LINUX Wykład 5. Linux embedded, kompilacja jądra, pisanie aplikacji i sterowników Wykład 6. WIN-CE - programowanie Wykład 7. uCLinux Propozycja 8. Aplikacje Real Time dla Linux Propozycja 9. Embedded Graphics

5 Architektura von Neumana i jej znaczenie
specjalizowana funkcja składana jest z sekwencyjnie wykonywanych uniwersalnych operacji (program) program i dane są logicznie rozdzielone program i dane zndajdują się fizycznie w tej samej pamięci pamięć zawierajaca zarówno program jak i dane łączy się z procesorem jedną wspólną szyną John von Neumann Komputer von Neumanna: maszyna automatyczna do wykonywania operacji pobiarania instrukcji i wykonywania instrukcji na przemian (fetch-execute mechine) P.E. Ceruzzi, A History of Modern Computing, MIT Press 2003

6 Komputer W. Stallings, Organizacja i architektura systemu komputerowego, WNT 2003

7 Von Neumann - wikipedia
System komputerowy zbudowany w oparciu o architekturę von Neumanna powinien: mieć skończoną i funkcjonalnie pełną listę rozkazów. mieć możliwość wprowadzenia programu do systemu komputerowego poprzez urządzenia zewnętrzne i jego przechowywanie w pamięci w sposób identyczny jak danych. dane i instrukcje w takim systemie powinny być jednakowo dostępne dla procesora. Informacja jest tam przetwarzana dzięki sekwencyjnemu odczytywaniu instrukcji z pamięci komputera i wykonywaniu tych instrukcji w procesorze. Von Neumann - wikipedia

8 Organizacja komputera
SZYNY: DANYCH ADRESOWA STEROWANIA R. Pełka, Mikrokontrolery, architektura, programowanie, zastosowania, WKŁ 2000

9 Architektura von Neumanna a organizacja komputera

10 Architektura komputerów mainframe System/360 1
Ok. 304 instrukcji o zmiennej długości i czasie wykonania 3 różne możliwe długości instrukcji 16 trybów adresowania System/360 Model 64, Źródło: wikipedia

11 Architektura komputerów mainframe System/360 2
General Purpose Reg. SEGMENT + OFFSET INSTRUKCJA: ZMIENNA DŁUGOŚĆ Rozszerzenia: Commercial Instruction Set, Scientific Instruction Set

12 Obsługa szyny adresowej: banki vs segmenty
Banki pamięci, przykład Microchip PIC Segmenty pamięci, przykład 8086

13 Architektura komputerów mainframe System/360 4
System operacyjny: BOS/360 –Basic Operating System / 360 DOS/360 – Disk Operating System / 360 OS/360 MVT – Operating System

14 Chip, komputery generacja III
Prawo Groscha – Zakup komputera większego i dwa razy droższego skutkuje cztery razy większą mocą obliczeniową. Pierwszy patent na układ scalony zawierający więcej niż jeden element w środku J. Kilby, Texas Instruments. R. Noice, Fairchild Semiconductor. H. Grosch, 1955 P.E. Ceruzzi, A History of Modern Computing, MIT Press 2003

15 Przesłanki do powastania RISC – pamięć RAM
RAM – Random Access Memory Super Nova, Data General (założone przez inżynierów/buntowników z DEC), połowa 1971 Data General Super Nova, 256 bitów 1970, Intel 1103, RAM 1024 bit P.E. Ceruzzi, A History of Modern Computing, MIT Press 2003

16 Przesłanki do powastania RISC – statystyki wykorzystania instrukcji
Statystyki wykorzystania instrukcji dla procesorów o architekturze 8086

17 Przesłanki do powastania RISC - POTOK

18 Powstanie i krótka historia powszechnych architektur RISC
IBM 801, bit GPR 1980 – Berkeley RISC I/II, projekt badawczy: wielozadaniowość SPARC – otwarta architektura RISC 1981 – Stanford MIPS, projekt badawczy: eliminacja konfliktów na rejestrach przez kompilator, wiele jednostek funkcjonalnych 1986 – ARM, Advanced RISC Machine, projekt badawczy: nisko-mocowość, wysokie częstotliwości 1991 – PowerPC, IBM/Motorola/Apple, projekt badawczy: równoległość wykonania

19 Scalable Processor ARChitecture
SPARC Scalable Processor ARChitecture Przykładowe procesory: Sun microSPARC-II Sun superSPARC Fujitsu turboSPARC Fujitsu SPARClite HAL Computer Sys. SPARC 64 Skoncentrowano się na efektywnej metodzie przekazywania parametrów do procedur. Zaproponowano koncepcje okien rejestrów.

20 Microprocessor without Interlocking Pipeline Stages
MIPS Microprocessor without Interlocking Pipeline Stages MIPS I (1984, R2000, R3000) MIPS II (1990, R6000) MIPS III (1991, R4000, R4400) MIPS IV (1994, R5000, R7000, R8000, R10000) MIPS V ( 1996, R12000) Potok wykorzystywany do aktywowania na raz więcej niż jednej operacji. Ciężar zapewnienia poprawności wykonania spoczywa na kompilatorze. Architektura MIPS R4400 J. Silc, B. Robic, T Ungerer, Processor Architecture, Springer Verlag 1999

21 ARM Advanced RISC Machine
Niskomocowa architektura, pracująca z dużymi częstotliwościami.

22 Performance Optimization With Enhanced RISC PC
PowerPC Performance Optimization With Enhanced RISC PC Architektura przewidująca jasny podział względem funkcji. Wyraźnie oddzielone funkcje kontroli wykonania programu, ogliczeń stałoprzecinkowych, obliczeń zmiennoprzecinkowych itp. . Każdy z takich bloków mógł pracować równolegle. 1990 – IBM POWER ISA 1991 – IBM/Motorola/Apple PowerPC ISA Rozszerzona, 64-bitowe wersja architektury POWER.

23 RISC - podsumowanie Proste instrukcje i możliwie niewiele trybów adresowania Większość isntrukcji operuje tylko na rejestrach. Do odwołania do pamięci instrukcje load/store Dość głęboki potok w układzie sterującym Mikroprogram praktycznie nie stosowany Duża część zadań pozostawiona kompilatorowi do zaplanowania Rozbudowana hierarchia pamięci

24 Architektura 8086 , 1978 AD15-AD0 - Multipleksowane adres(ALE=1)/dane(ALE=0). A19/S6-A16/S3 (multipleksowane) - Starsze 4 bity adresu lub status S6-S3 S7 – S0 – sygnalizuje parametry działania procesora. INTR, INTA - Przerwanie i potwierdzenie przerwania WR, RD – Zapis/Odczyt dla szyny ALE – gdy 1, szyna zawiera adres (nie daną). DT/R (Data Transmit/Receive) – Szyna danych zawiera dane. HOLD – prośba o DMA

25 Rejestry 8086 AX – Accumulator Register BX – Base Address Register
CX – Count Register DX – Data Register BP – Base Pointer SP – Stack Pointer SI – Source Index Register DI – Destination Index Register IP – Instruction Pointer FLAGS: OF – Overflow Flag DF – Direction Flag IF – Interrupt Enable Flag TF – Trap Flag SF – Sign Flag ZF – Zero Flag AF – Auxiliary Flag PF – Parity Flag CF – Carry Flag

26 Format Instrukcji 8086

27 Lista instrukcji 8086 – instrukcje transferu

28 Lista instrukcji 8086 – instrukcje arytmetyczne

29 Lista instrukcji 8086 – instrukcje logiczne

30 Lista instrukcji 8086 – instrukcje skoku

31 Lista instrukcji 8086 – tryby adresowania
Implied (implikowane) – argument związany jednoznacznie z nazwą instrukcji. Register (rejestrowe) – argument dotyczy jednego z rejestrów procesora Immediate (natychmiastowe) – wartość danej zawarta jest w kodzie instrukcji Direct (bezpośrednie) – instrukcja zawiera adres do pamięci, pod którym znajduje się wartość argumentu Register indirect (pośrednie rejestrowe) – instrukcja zawiera adres rejestru, który zawiera adres do pamięci, pod którym znajduje się wartość danej. Dotyczy to rejestrów SI, DI, BX oraz BP. Indexed (indeksowe) – instrukcja zawiera stałą, która dodawana jest do rejestru bazowego (BX, BP) lub indeksowego (SI, DI), tworząc adres do pamięci, pod którym znajduje się wartość danej. Based Indexed (bazowe indeksowe) – zawartość rejestru bazowego (BX, BP) jest dodawana do zawartości rejestru indeksowego (SI, DI), tworząc adres do pamieci, pod którym znajduje się wartość danej. Based Indexed with displacement (bazowe indeksowe z przemieszczeniem) – stała jest dodawana do rejestru bazowego (BX, BP) oraz rejestru indeksowego (SI, DI), tworząc adres do pamięci, pod którym znajduje się wartość danej. RET MOV AX, BX JMP 0x0100 JMP AX, licznik ADD [DI], AX ADD [DI+8], AX NOT [BX+DI] NOT [BX+DI+8]

32 8086 – „płyta główna” 8284A – Generator zegara 8288 – Kontroler szyny
8286 – Transceiver szyny danych 8259 – Kontroler przerwań

33 8086 – sygnały na szynie

34 BIOS i start systemu BIOS – Basic Input/Output System – oprogramowanie wbudowane w chip na płycie głównej komputera PC. Wykonuje procedurę POST – Power-On Self Test, w celu inicjalizacji i testowania urządzeń Ładuje system operacyjny (boot OS) IPL Device – Initial Program Load Device – urządzenie umożliwiające załadowanie systemu operacyjnego BAID – BIOS Aware IPL Device – urządzenie IPL, które do załadowania systemu potrzebuje odpowiedniego kodu obsługującego w BIOS.

35 BIOS i start systemu Procesor wykonuje instrukcje zaczynając od adresu F000:FFF0 (zazwyczaj jmp) Instrukcje dotyczą procedury POST Po zakończeniu POST wywoływane jest przerwanie 19h Przerwanie 19h podejmuje próbę załadowania systemu operacyjnego zgodnie z tablicą IPL Jeśli próba się nie powiedzie, wywoływane jest przerwanie 18h Przerwanie 18h przekazuje sterowanie do przerwania 19h, jeśli IPL Table posiada kolejen wpisy, lub wyświetla komunikat o błędzie

36 BIOS i start systemu z dyskietki
Procesor pracuje w trybie rzeczywistym x86 Załadowanie 512 bajtów do pamięci pod adresem 0000h:7C00h z dysku z lokalizacji: head 0, cylinder 0, sector 1 Każda strona dyskietki FDD ma swoją głowicę (heads 0...1). Każda strona składa się z 80 cylindrów, każdy cylinder składa się z 18 sektorów. Każdy sektor składa się z 512 bajtów. Łączny rozmiar dyskietki: 2 x 80 x 18 x 512 = 1,474,560

37 BIOS i start systemu z dyskietki
LEA SI, msg MOV AH, 0Eh pisz: MOV AL, [SI] CMP AL, JZ done INT 10h INC SI JMP pisz done: MOV AH, 0 INT 16h JMP done new_line EQU 13, 10 msg DB ‘moj pierwszy system operacyjny!' DB new_line, ‘Nacisnij klawisz', 0

38 DOS – szablon programu .model small .386 .data
tekst byte „czesc”, 0Ah, 0Dh, „$” .stack 100h .code .startup MOV dx, offset tekst MOV ah, 09h INT h .exit end

39 Segmenty i modele pamięci
.model small .386 dane segment para tekst byte „czesc”, 0Ah, 0Dh, „$” dane ends moj_stos segment stack para word 10 dup (?) moj_stos ends program segment para ‘code’ assume cs:program, ds:dane .startup MOV dx, offset tekst MOV ah, 09h INT h .exit program ends end name SEGMENT [align][READONLY]... ..... name ENDS ASSUME segRegister:segLocation [...]

40 Windows – szablon programu
.model flat, stdcall option casemap :none include windows.inc include user32.inc include kernel32.inc includelib user32.lib includelib kernel32.lib .data Tytul_okna byte „moje okno”, 0 Tekst_w_oknie byte „czesc!”, 0 .code start: invoke MessageBox, NULL, ADDR Tekst_w_oknie, ADDR Tytul_okna, MB_OK invoke ExitProcess, NULL end start

41 Mechanizm przerwań - podział
Sytuacje wyjątkowe (exception interrupts) – zdarzenia o największym znaczeniu dla działania programu. Nie można ich odłożyć na później. Na przykład błąd dzielenia przez zero (divide-by-zero exception) lub przerwanie niemaskowalne (non-maskable interrupt). Maskowalne przerwania sprzętowe (event interrupts) – przerwania pochodzące od urządzeń peryferyjnych. Mogą być blokowane i mogą mieć różne priorytety. Na przykład przerwanie od układu Timera. Przerwania programowe (software interrupts) – wywoływane są przez umieszczenie w programie instrukcji wywołania przerwania (umieszczane przez programistę). Wykorzystywane czasem do zapewnienia wsparcie sprzętowego dla priorytetów wykonania pewnych fragmentów kodu lub częściej do implementacji funkcji systemowych (np.. BIOS). Pułapki (traps) – stosowane do śledzenia wykonania programu w fazie testowania (breakpoints).

42 Mechanizm przerwań - PC

43 Mechanizm przerwań – Intel 8259A

44 Mechanizm przerwań – Intel 8259A
Urządzenie zgłasza chęć przerwania na linii IRx Sprawdzane jest zezwolenie na przerwanie i priorytety przerwań Wystawiany jest sygnał na linii INT Procesor odpowiada sygnałem na linii INTA Procesor po raz drugi daje sygnał na INTA, na który kontroler wystawia na szynę danych numer przerwania Numer przerwania jest dla procesora indeksem w tablicy adresów do funkcji obsługi Jeśli kontroler pracuje w trybie automatycznym, sam odznacza wykonanie przerwania w rejestrze statusu przerwań, w innym przypadku program użytkownika musi to zrobić.

45 DMA - Direct Memory Access, zysk
Procesor odczytuje bajt z portu IO i zapamiętuje w akumulatorze Procesor wpisuje wartość z akumulatora do pamięci Bajt wystawiany jest przez urządzenie i wpisywany bezpośrednio do pamieci. Szyna adresowa i sterująca kontrolowana przez kontroler DMA.

46 DMA na komputerze PC Urządzenie per. gdy ma dane do wysłania wystawia sygnał na DREQx (DMA Request) Układ DMA wystawia żądanie przejęcia szyny na linie HRQ (Hold Request) Procesor/kontroler szyny odpowiada zezwoleniem na przejęcie szyny na HLDA (Hold Ack) Układ DMA informuje urządzenie per. o przejęciu kontroli nad szyną na linii DACKx i rozpoczyna transmisję (IOR/IOW/MEMR/MEMW/EOP)

47 Tryby pracy kontrolera DMA
„I” (Idle) – tryb spoczynkowy, oczekuje na nadejście żądania transmisji DMA „S” (Single) – pojedyncze przesłanie. Rejestr adresowy zmniejszany/zwiększany o jeden. „B” (Block) – transmisja trwa nieprzerwanie aż do zewnętrznego sygnału EOP od urządzenia per. Każde przesłanie pomniejsza/powiększa rejestr adresowy o jeden. „D” (Demand) – podobny do trybu „B”. Pozwala na przerwanie transmisji po określonej maksymalnej liczby cykli lub wystąpienia żądania transmisji DMA o wyższym priorytecie. „C” (Cascade) – kontrolery połączone w kaskadę przekazują informację do urządzenia Master nie przejmując samodzielnie kontroli na szynie. „V” (Verify) – tryb diagnostyczny. Wystawia do urządzenia właściwe sygnały ale nie przejmuje kontroli nad szyną.

48 DMA – połączenie kaskadowe i podłączanie do szyny

49 Metody przewidywania skoków
Metody statyczne (static prediction schemes) – możliwe do określenia na etapie kompilacji. Schemat „always taken” / „always not-taken” Schemat „forward not taken backward taken” Schemat „delayed branch” Metody dynamiczne (dynamic prediction schemes) – wykonywane sprzętowo wewnątrz procesora. Schemat tabeli 1-bitowych wartości. Schemat tabeli N-bitowych wartości. Schematy dwupoziomowe historii skoków.

50 Prawo Amdahla – forma oryginalna
Tylko część programu można zrównoleglić. Pozostała część, ze względu na występujące w niej zależności, musi być wykonana sekwencyjnie. Speed up – przyspieszenie przy wykorzystaniu N proc. Liczba procesorów Część programu wymagająca sekwencyjnego wykonania

51 Architektury przewidujące równoległości
poziomu instrukcji

52 Eliminacja zależności w algorytmie scoreboarding
WAW RAW WAR Strukt.

53 Struktury wykorzystywane w algorytmie scoreboarding

54 Pamięć podręczna

55 Funkcje odwzorowania pamięci podręcznej
Odwzorowanie skojarzeniowe Odwzorowanie sekcyjno-skojarzeniowe Odwzorowanie bezpośrednie

56 Odwzorowanie skojarzeniowe

57 Odwzorowanie skojarzeniowe - przykład

58 Odwzorowanie bezpośrednie

59 Odwzorowanie bezpośrednie – stałe przypisanie bloków

60 Odwzorowanie bezpośrednie - przykład

61 Odwzorowanie sekcyjno-skojarzeniowe

62 Odwzorowanie sekcyjno-skojarzeniowe

63 Pamięć podręczna – algorytmy zastępowania
LRU – Least-Recently Used – najmniej ostatnio używane Należy zastąpić ten blok w seksji, który pozostawał w pamięci podręcznej najdłużej bez odwoływania się do niego. FIFO – First In First Out – pierwszy wchodzi, pierwszy wychodzi Należy zastąpić ten blok, który najdłużej pozostawał w pamięci podręcznej. LFU – Least Frequently Used – najrzadziej używany Należy zastąpić ten blok, którego dotyczyło najmniej odniesień.

64 Pamięć L1/L2, jednolita/program-dane, ...
Zapis jednoczesny (Write Through) Zapis opóźniony (Write Back)                                          

65 Pamięć wirtualna - wprowadzenie
STRONICOWANIE PAMIĘĆ WIRTUALNA

66 Polecana literatura 1) R. Pełka, Mikrokontrolery, architektura, programowanie, zastosowania, WKŁ 2000 2) W. Stallings, Organizacja i architektura systemu komputerowego, WNT 2003 3) J. Stokes, Inside the Machine, No Starch Press, 2007 4) P.E. Ceruzzi, A History of Modern Computing, The MIT Press 2003 5) H. Corporaal, Microprocessor Architectures: From VLIW to TTA, Wiley 1998 6) J. Silc, B. Robic, T Ungerer, Processor Architecture From Dataflow to Superscalar and Beyond, Springer Verlag 1999 7) E. Wróbel, Asembler, Helion 2004 8) G. Syck, Turbo Assembler Biblia użytkownika, LT&P 1996 9) P. Metzger, Anatomia PC, Helion 2001 10) Intel IA-32 Software Developers Manual, August 2007

67 KONIEC dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl
pok. 107, tel KONIEC