Testowanie układów mieszanych sygnałowo z zastosowaniem magistrali IEEE 1149.4 Kamil Smużyński.

Prezentacja na temat: "Testowanie układów mieszanych sygnałowo z zastosowaniem magistrali IEEE 1149.4 Kamil Smużyński."— Zapis prezentacji:

1 Testowanie układów mieszanych sygnałowo z zastosowaniem magistrali IEEE 1149.4 Kamil Smużyński

2 Plan prezentacji Geneza interfejsu JTAG Geneza interfejsu JTAG Architektura IEEE 1149.1 Architektura IEEE 1149.1 Rozszerzenie interfejsu o standard analogowy 1149.4 Rozszerzenie interfejsu o standard analogowy 1149.4 Instrukcje Instrukcje Kontrolery i moduły Kontrolery i moduły Zakres wykrywanych uszkodzeń Zakres wykrywanych uszkodzeń Klucze półprzewodnikowe Klucze półprzewodnikowe Przykładowe układy pomiarowe Przykładowe układy pomiarowe Cena i korzyści z interfejsu Cena i korzyści z interfejsu Bibliografia Bibliografia

3 Geneza interfejsu W latach 80tych grupa europejskich przedsiębiorstw założyła organizację Joint European Test Action Group – JTAG W latach 80tych grupa europejskich przedsiębiorstw założyła organizację Joint European Test Action Group – JTAG - rozwiązanie problemów testowania większych układów W 2000 roku zostało wydane rozszerzenie W 2000 roku zostało wydane rozszerzenie - standard analogowy - IEEE 1149.4 W 2006 - IEEE 1149.6 - para różnicowa W 2006 - IEEE 1149.6 - para różnicowa

4 Architektura IEEE 1149.1 Układ zgodny ze standardem powinien zawierać: Układ zgodny ze standardem powinien zawierać: Kontroler TAP Kontroler TAP Rejestr instrukcji IR Rejestr instrukcji IR Rejestr obejścia BYPASS Rejestr obejścia BYPASS Rejestr Boundary-Scan Rejestr Boundary-Scan

5 Architektura IEEE 1149.1 Potrzebne wyprowadzenia: Potrzebne wyprowadzenia: TDI – wejście danych TDI – wejście danych TDO – wyjście danych TDO – wyjście danych TMS – tryb pracy TMS – tryb pracy TCK – zegar TCK – zegar TRST* - opcjonalny reset TRST* - opcjonalny reset TMS=1 i 5 x CLK TMS=1 i 5 x CLK

6 Rozszerzenie interfejsu o standard analogowy – IEEE 1149.4 Cechy standardu Cechy standardu Impedancja ścieżki od AT1 poprzez TBIC, AB1, ABM, do wyprowadzenia musy być mniejsza niż 10kΩ Impedancja ścieżki od AT1 poprzez TBIC, AB1, ABM, do wyprowadzenia musy być mniejsza niż 10kΩ Impedancja klucza włączającego napięcie V L, V H lub V G powinna być mniejsza niż 10kΩ Impedancja klucza włączającego napięcie V L, V H lub V G powinna być mniejsza niż 10kΩ Możliwe pomiary do 1MHz na liniach analogowych Możliwe pomiary do 1MHz na liniach analogowych

7 Rozszerzenie interfejsu o standard analogowy – IEEE 1149.4 Standardowy 1149.1: Standardowy 1149.1: Kontroler TAP Kontroler TAP Komórki DBM Komórki DBM Interfejs analogowy zawiera dodatkowo: Interfejs analogowy zawiera dodatkowo: TBIC – Test Bus Interface Circuit TBIC – Test Bus Interface Circuit Zespół wyprowadzeń ATAP Zespół wyprowadzeń ATAP Komórki ABM Komórki ABM

8 Graf stanów kontrolera TAP Kierunek przejść zależny od TMS w takt sygnału TCK

9 Instrukcje PROBE PROBE Gdy jest aktywna - pozwala podłączyć rejestr brzegowy Gdy jest aktywna - pozwala podłączyć rejestr brzegowy Wartości z komórek DBM mogą przechodzić z rdzenia na zewnątrz i odwrotnie Wartości z komórek DBM mogą przechodzić z rdzenia na zewnątrz i odwrotnie ABM są skonfigurowane tak aby wyprowadzenia były połączone z rdzeniem ABM są skonfigurowane tak aby wyprowadzenia były połączone z rdzeniem Łączy linie AT1 i/lub AT2 z liniami analogowymi AB1 oraz AB2 zależnie od ABM Łączy linie AT1 i/lub AT2 z liniami analogowymi AB1 oraz AB2 zależnie od ABM Pozwala monitorować linie AB2 podczas normalnej pracy układu Pozwala monitorować linie AB2 podczas normalnej pracy układu EXTEST EXTEST Komórki ABM odłączają wyprowadzenia od rdzenia Komórki ABM odłączają wyprowadzenia od rdzenia Do prostego testowania jak w IEEE 1149.1 – wymuszenia logiczne Do prostego testowania jak w IEEE 1149.1 – wymuszenia logiczne Pozwala na rozszerzony test połączeń w systemach ATE –(Automatic Test Equipment) – testowanie bez głowic ostrzowych Pozwala na rozszerzony test połączeń w systemach ATE –(Automatic Test Equipment) – testowanie bez głowic ostrzowych

10 Układ TBIC TBIC – Test Bus Interface Circiut Dig – komparatory – dla cyfrowych testów AB – węzły wewnętrzne AT – węzły zewnętrzne V CLAMP – wewnętrzne źródło eliminacji wzbudzania lub efektów pasożytniczych

11 Układ TBIC Możliwe połączenia kluczy Możliwe połączenia kluczy

12 Dodatkowy blok TBIC Pozwala na pomiary poprzez parę różnicową: Pozwala na pomiary poprzez parę różnicową: Dodatkowe wyprowadzenia AT1N oraz AT2N Dodatkowe wyprowadzenia AT1N oraz AT2N Pozwala pogrupować linie AB, aby odizolować grupy sygnałów analogowych Pozwala pogrupować linie AB, aby odizolować grupy sygnałów analogowych

13 Wyprowadzenia ATAP Układ wyprowadzeń ATAP – Analog Test Access Port Przykładowy sposób połączenia

14 Komórka ABM Komórka ABM – Analog Boundary Module SD – tzw. klucz konceptualny Dig, SH, SL – określają i wytwarzają stany logiczne V G – do pomiarów elektrycznych – stabilne – temperaturowo i czasowo Wymaga się, aby linia AB1 dostarczała prąd, zaś linia AB2 była pomiarową

15 Komórka ABM Możliwe stany kluczy Możliwe stany kluczy

16 Komórka ABM Zestawienie funkcji kluczy Zestawienie funkcji kluczy

17 Komórka ABM Zmodyfikowana ochrona przed ESD Zmodyfikowana ochrona przed ESD AB1 linia pobudzenia AB1 linia pobudzenia AB2 linia pomiarowa AB2 linia pomiarowa

18 Zakres wykrywanych uszkodzeń Standard IEEE 1149.4 jest zgodny z IEEE 1149.1 Możliwe wykrywanie uszkodzeń takich jak: zwarcia (short) rozwarcia, przerwy (open)

19 Zakres wykrywanych uszkodzeń Dzięki rozszerzeniu o standard analogowy: Niepoprawne wartości elementów (wrong walue) Dodatkowej rezystancji na liniach Braki elementów lub złe elementy

20 Zakres wykrywanych uszkodzeń Mieszany układ połaczeń Mieszany układ połaczeń Dodatkowe elementy na liniach Dodatkowe elementy na liniach Bezpośrednie połączenia cyfowe i analogowe Bezpośrednie połączenia cyfowe i analogowe Różnicowe Różnicowe

21 Klucze półprzewodnikowe

22 Przykładowe układy pomiarowe

23

24 Cena i korzyści Cena: Cena: Dodatkowe piny ( 6 – 7) Dodatkowe piny ( 6 – 7) Większa powierzchnia gotowego układu Większa powierzchnia gotowego układu Zwiększenie opóźnień sygnałowych Zwiększenie opóźnień sygnałowych Zwiększony czas projektowania Zwiększony czas projektowania Brak dyscypliny projektantów – niecałkowita zgodność Brak dyscypliny projektantów – niecałkowita zgodność

25 Cena i korzyści Korzyści: Korzyści: Automatyczna generacja testów Automatyczna generacja testów Ponowne wykorzystanie testów Ponowne wykorzystanie testów Standaryzacja testów Standaryzacja testów Testowanie układów mocno upakowanych – np. w obudowach BGA Testowanie układów mocno upakowanych – np. w obudowach BGA Inne możliwości: Inne możliwości: Programowanie przez interfejs Programowanie przez interfejs

26 Bibliografia Strony internetowe: Strony internetowe: www.jtag.com www.jtag.com www.jtag.com www.siliconaid.com www.siliconaid.com www.siliconaid.com www.jtagtest.com www.jtagtest.com www.jtagtest.com Inne źródła: Inne źródła: K.P.Parker, „The Boundary-Scan Handbook Second Edition Analog and Digital”, Kluwer Academic Publishers,1998 K.P.Parker, „The Boundary-Scan Handbook Second Edition Analog and Digital”, Kluwer Academic Publishers,1998 Materiały z wykładu ASIC Materiały z wykładu ASIC Materiały na laboratoria Materiały na laboratoria

27 Dziękuję za uwagę