Wykorzystanie pamięci półprzewodnikowych

Mapa pamięci operacyjnej Zależności czasowe Zasilanie układów pamięci

Pamięci - wykorzystanie 2/19 Przykładowe obudowy Ucc A8 A9 /WE /OE A10 /CS I/O8 I/O7 I/O6 I/O5 I/O4 A7 A6 A5 A4 A3 A2 A1 A0 I/O1 I/O2 I/O3 GND SRAM 6116 (2kB) Ucc A8 A9 /WE /OE A10 /CS D7 D6 D5 D4 D3 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND EPROM 2716 (2kB) DRAM 1Mb1 256kb4 GND DO /CAS A9 A8 A7 A6 A5 A4 DI /WE /RAS TF A0 A1 A2 A3 Ucc D3 D2 /OE D0 D1 Ucc /WE CE2 A8 A9 A11 /OE A10 /CE1 D7 D6 D5 D4 D3 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND SRAM 8464 (8kB) Ucc /PGM A8 A9 A11 /OE A10 /CE D7 D6 D5 D4 D3 Upp A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND EPROM 2764 (8kB) Ucc /WE A13 A8 A9 A11 /OE A10 /CE D7 D6 D5 D4 D3 A14 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND PSRAM TC51832 (32kB)

Pamięci - wykorzystanie 3/19 Wykorzystanie pamięci półprzewodnikowych: pamięć operacyjna pamięć obrazu dyski półprzewodnikowe pamięci konfiguracji pamięci buforujące informację timery RTC dekodery adresów ukł.obsługiPAO kontrolery przerwań pamięci zewn. procesor pamięć programu (ROM) pamięć danych (RAM) urz. opera- torskie urz. komuni-kacyjne urz. obiek- towe dołączanie układów pamięci do magistrali rozróżnialność różnych typów pamięci w systemie

Pamięci - wykorzystanie 4/19 Podłączanie pamięci do magistrali systemowej ‘245 B0 B1 B2 A0 B3 : B4 A7 B5 B6 B7 /G DIR D0 D1 D2 D3 D4 D5 D6 D7 RAM /OE /WE /CE A0 : An /MREQ /RD /WR /CS A D R T Dx DI DO RAM R/W /CE A0 : An /WR /CS /RD A D R

Pamięci - mapa pamięci 5/19 Jest to przyporządkowanie różnych typów i rozmiarów pamięci różnym adresom w przestrzeni adresowej mikroprocesora (systemu mikroprocesorowego). 0000h 0800h 1000h 1800h 2000h FFFFh 2kB EPROM SRAM 0000h 0800h 1000h 1800h 2000h FFFFh 2kB EPROM SRAM 0000h 0800h 1000h 1800h FFFFh 4kB EPROM 2kB SRAM 0000h 1000h 8000h 9000h FFFFh 4kB EPROM SRAM

Pamięci - mapa pamięci 6/19 Przykład realizacji mapy pamięci: dokładnej: EPROM 2764 - 8kB: 0000h..1FFFh SRAM 6164 - 8kB: 2000h..3FFFh niewykorzystane: 4000h..0FFFFh A 1 B 2 C 3 E1 4 E2 5 E3 6 Y0 15 Y1 14 Y2 13 Y3 12 Y4 11 Y5 10 Y6 9 Y7 7 U1 74LS138 A0 A1 A2 8 A3 A4 A5 A6 A7 A8 25 A9 24 A10 21 A11 23 A12 20 26 27 22 D0 D1 D2 D3 D4 16 D5 17 D6 18 D7 19 U2 6164 U3 2764 A13 A14 A15 Vcc D[0..7] A[0..15] /MRQ /WR /RD OE WE CS2 CS1 CE PGM VPP

Pamięci - mapa pamięci 7/19 Przykład realizacji uproszczonej: Efekt: ta sama komórka pamięci jest widoczna pod 4 adresami, różniącymi się bitami A15 i A14 Wady: „zużycie” całej przestrzeniu adresowej; brak możliwości rozbudowy zasobów pamięci;

Pamięci - zależności czasowe 8/19 Odczyt pamięci statycznej - zależności czasowe czas cyklu odczytu - czas między początkiem cyklu odczytu a początkiem kolejnego cyklu odczytu/zapisu tRC = tAA + tHAD odczyt ADR CE R/W D0..D7 tRC tACE tHAD tAA tARW tHDA tHDC czas przetrzymania adresu po odpowiedzi pamięci na odczyt tAx - czas reakcji pamięci na określony sygnał sterujący przy ustalonych pozostałych sygnałach: tAA - od zmiany ADR; tACE - od uaktywnienia /CE; tARW - od zmiany sygnału R/W; czas przetrzymania danych na szynie po zaniku /CE czas przetrzymania danych na szynie po zaniku adresu tA - czas dostępu - największy z czasów tAx

Pamięci - zależności czasowe 9/19 Zapis pamięci statycznej - zależności czasowe czas cyklu zapisu - czas między początkiem cyklu zapisu a początkiem kolejnego cyklu odczytu/zapisu zapis ADR CE R/W D0..D7 tWC tWR tW tHDW czas odzyskiwania własności przez pamięć po zaniku sygnału zapisu - czas między końcem sygnału zapisu a początkiem kolejnego cyklu dostępu do pamięci wymagany czas trwania impulsu zapisu wymagany czas przetrzymania danych po zaniku impulsu zapisu

Pamięci - zależności czasowe 10/19 Przykład przepływu sygnałów przy odczycie pamięci półprzewodnikowej: DANE ADRESY STEROWANIA tB2 tB4 pakiet JC P tR tRAD pakiet RAM dekoder pakietu tD1 blok pamięci tAA tARW tACS /CS tB1 tB3

Pamięci - zależności czasowe 11/19 Przykład zależności czasowych sygnałów przy odczycie pamięci półprzewodnikowej: ADRP ADRMAG CS RDP RDMAG DPAM DMAG DP tARW tAA tACS tR tB2 tD1 tB1 tA tRAD tB3 tB4

Pamięci - zależności czasowe 12/19 Warunki poprawnego odczytu: W1: tRAD > tA1 = tB1 + tAA + tB3 + tB4 W2: tRAD > tA2 = tB1 + tD1 + tACS + tB3 + tB4 W3: tRAD > tA3 = tR + tB2 + tARW + tB3 + tB4 Przykład analizy opóźnień: Zał.: EPROM o czasach: tAA = 200ns , tACS = 200ns , tAOE = 75ns (tARW) P Z80 z  = 2.5MHz  tR = 150ns , tRAD = 800ns tB1 , tB2 , tB3 , tB4 = 10ns , tD1 = 20ns W1: tA1 = tA1 = tB1 + tAA + tB3 + tB4 = 10+200+10+10 = 230ns W2: tA2 = tA2 = tB1 + tD1 + tACS + tB3 + tB4 = 10+20+200+10+10 = 250ns W3: tA3 = tA3 = tR + tB2 + tARW + tB3 + tB4 = 150+10+75+10+10 = 255ns ( tA1 , tA2 , tA3 )  tA = 255ns < tRAD Nawet przy  = 6MHz przykładowy EPROM będzie czytany poprawnie.

Pamięci - zależności czasowe 13/19 Przykład przepływu sygnałów przy zapisie do pamięci półprzewodnikowej: DANE ADRESY STEROWANIA tB2 tB4 pakiet JC P tR tRAD pakiet RAM dekoder pakietu tD1 blok pamięci /CS tB1 tB3 WR MRQ

Pamięci - zależności czasowe 14/19 Przykład zależności czasowych sygnałów przy zapisie pamięci półprzewodnikowej: tB1+tB3 tDuP1 tB3 tB1 tWuP tB2 tD1 tDuP2 tWPuP ADRP ADRMAG CS WRP WRMAG D P DMAG D PAM tDHW* tWP* tDBW* tCSBW* tWR* tABW*

Pamięci - zależności czasowe 15/19 W przypadku cyklu zapisu do RAM należy sprawdzać: czas trwania strobu (impulsu) zapisu generowanego przez P; czasy wyprzedzenia strobu zapisu przez sygnały ADR, DATA, /CS, których źródłem jest P i układy pośredniczące (bufory, dekodery) i porównywać je z danymi katalogowymi pamięci; czas przetrzymania danych po zaniku impulsu wpisu. Warunki poprawnego zapisu: W1: tWPuP > tWP* W2: tWuP + tB2 + tWPuP - tB1 > tABW* W3: tWuP + tB2 + tWPuP - tB1 - tD1 > tCSBW* W4: tWuP + tB2 + tWPuP - tDuP1 - tB1 - tB3 > tDBW* W5: tDuP2 + tB1 + tB3 - tWuP - tB2 - tWPuP > tDHW*

Pamięci - zasilanie 16/19 Podczas pracy układy pamięci pobierają 2 wartości prądu zasilania: prąd pracy ICC - płynie w chwilach dostępu do pamięci; prąd spoczynkowy ISB - płynie w pozostałych odcinkach czasu przy zasilaniu nominalnym napięciem pracy UCC; prąd podtrzymania IDR - płynie przy obniżonym napięciu zasilania do UDR. Warunki poprawnego zapisu:

„odległe” źródło ładunku - zasilacz Pamięci - zasilanie 17/19 Prądy ICC i ISB: UCC ICC ISB CE Dt DI DQ=DtDI CE praca IZAS CE praca IZAS „odległe” źródło ładunku - zasilacz „bliskie” źródło ładunku np. kondensator

Pamięci - zasilanie 18/19 Kości pamięci winny być blokowane bezpośrednio na swych zasilaniach kondensatorami bezindukcyjnymi (tantalowymi, ceramicznymi) w celu: stłumienia pików prądowych na liniach zasilających; zapewnienia szybkości pracy. Podtrzymanie danych w CMOS-SRAM przy obniżonym napięciu: UDD VDR VDR » 2V UCE > VDR-0,2V UCE 0V ISB IDR

Pamięci - zasilanie 19/19 Przykład układu kontrolującego i przełączającego zasilanie: