Pobieranie prezentacji. Proszę czekać

Pobieranie prezentacji. Proszę czekać

1 Problematyka wykładu Zjawisko hazardu Układy arytmetyczne Układy konwersji kodów Multipleksery i demultipleksery Wprowadzenie.

Podobne prezentacje


Prezentacja na temat: "1 Problematyka wykładu Zjawisko hazardu Układy arytmetyczne Układy konwersji kodów Multipleksery i demultipleksery Wprowadzenie."— Zapis prezentacji:

1 1 Problematyka wykładu Zjawisko hazardu Układy arytmetyczne Układy konwersji kodów Multipleksery i demultipleksery Wprowadzenie

2 2 określenie funkcji logicznej odpowiednio do postawionych wymagań np. za pomocą tablicy stanów (tablicy prawdy); przeprowadzenie procesu minimalizacji funkcji logicznej np. przy użyciu tablic Karnaugha lub metodą algebraiczną; sporządzenie schematu układu, odpowiadającego zminimalizowanej formie boolowskiej; optymalizacja konfiguracji schematowej. Kolejność postępowania przy syntezie kombinacyjnego układu logicznego:

3 3 Wprowadzenie Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: 1.bramkę wejściową, na której wyjściu otrzymuje się stany lub poziomy logiczne realizujące pożądaną funkcję, określa się jako reprezentującą pierwszy (nieparzysty) poziom układu. Graficznym symbolem tej bramki jest symbol DOR; POZIOMY UKŁADU 1 F

4 4 Wprowadzenie 2.bramki których wyjścia są przyłączone do wejść bramki wyjściowej, określa się jako reprezentujące drugi (parzysty) poziom układu. Graficznymi symbolami tych bramek są symbole NAND; Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: POZIOMY UKŁADU 21 F

5 5 Wprowadzenie 3.dalsze poprzedzające bramki reprezentują odpowiednio dalsze nieparzyste i parzyste poziomy, przy czym na poziomach nieparzystych stosuje się symbole DOR, a na poziomach parzystych symbole NAND; Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: POZIOMY UKŁADU F 1243

6 6 Wprowadzenie 4.w zasadzie każda linia połączeniowa między wyjściem jednej bramki a wejściem drugiej powinna mieć na obydwu końcach symbole wskaźnika negacji lub nie powinna ich mieć w ogóle; Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: POZIOMY UKŁADU F 1234

7 7 Wprowadzenie 5.zmienne wprowadzane na wejścia ze wskaźnikami negacji są reprezentowane w formie boolowskiej przez swe dopełnienia; Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: POZIOMY UKŁADU F 1234 6.zmienne wprowadzane na wejścia bez wskaźników negacji są reprezentowane w formie boolowskiej bez dopełnienia.

8 8 Wprowadzenie POZIOMY UKŁADU F 1234 F 1234

9 9 Wprowadzenie F 1 2 POZIOMY UKŁADU F Przykład odstępstwa od reguły 4-tej

10 10 Wprowadzenie Do optymalizacji układów kombinacyjnych (reguła 4-ta) najczęściej są stosowane następujące kryteria: 1.minimalna złożoność układowa; 4.maksymalna niezawodność. 3.minimalny koszt; 2.minimalne opóźnienie propagacji;

11 11 Hazard Przyczyny powstania zjawiska hazardu: 1.gdy przynajmniej jeden sygnał wejściowy dochodzi do wyjścia drogami o różnych opóźnieniach; 3.gdy układ zapewnia dla wszystkich sygnałów wejściowych drogi o jednakowych opóźnieniach, lecz sygnały te zmieniają swe stany logiczne niejednocześnie. 2.gdy jednocześnie ulegają zmianie dwa lub więcej sygnałów wejściowych i przechodzą one do wyjścia drogami o różnych opóźnieniach;

12 12 1 0 1 1 1 0 1 0 1 1 Zjawisko hazardu statycznego F F1F1 F2F2 F3F3 F1F1 F2F2 F3F3 F Hazard statyczny w 1 x1x0x2x1x0x2 00011110 01 1111 0 0 1 1 0 0 1 0 0 1

13 13 F F1F1 F2F2 F4F4 F3F3 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 0 1 Zjawisko hazardu dynamicznego F1F1 F2F2 F3F3 F F4F4 0 1 0 1 1 0 0 1 1 0 1 0 Hazard dynamiczny 1 0 0 1 1 0 0 0 1 0 0 1 0 1 1 0 1 0 0 1

14 14 Zjawisko hazardu dynamicznego F F1F1 F2F2 F4F4 F3F3 x2x3x1x2x3x1 00011110 01111 111 F F1F1

15 15 0 0 Zjawisko hazardu dynamicznego F F1F1 F1F1 F 1 1 1 0 0 1 1 1 0 1 0 0 0 0 1 1 0 1 0 1 Hazard statyczny w 1

16 16 0 1 0 Detektor narastającego zbocza sygnału F F1F1 F1F1 F 1 00 1 1 0

17 17 1 0 0 1 Detektor opadającego zbocza sygnału F1F1 F F F1F1 1 1 0 0 0 1 0 1

18 18 Detektor opadającego zbocza sygnału F1F1 F 0 0 0 F F1F1 0 1 1 1 1 1 0 0 0 0 1 1 1 0 0

19 19 Układy arytmetyczne Układ półsumatora ABAB C S Czynniki Suma Przeniesienie A C B S Równanie Symbol Tabela prawdy A B S C 0 0 0 1 1 0 1 1 0 0 1 0 0 1 0 10 0 0 1 01 A B C 1 01 0 0 1 01 A B S Tablice Karnaugha

20 20 Układy arytmetyczne Układ półsumatora 0 10 0 0 1 01 A B C 1 01 0 0 1 01 A B S Tablice Karnaugha

21 21 Układy arytmetyczne Przykłady implementacji układowej półsumatora BA Przykład

22 22 00011110 00101 11010 00011110 00010 10111 Układy arytmetyczne Układ sumatora A i B i C i-1 C i S i Czynniki Suma Przeniesienie Równanie Symbol Tabela prawdy A i B i C i-1 S i C i 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 0 1 1 0 0 1 1 1 Tablice Karnaugha CiCi A i B i C i-1 SiSi A i B i C i-1 AiAi CiCi BiBi SiSi C i-1

23 23 00011110 00101 11010 00011110 00010 10111 Układy arytmetyczne Układ sumatora Tablice Karnaugha CiCi A i B i C i-1 SiSi A i B i C i-1

24 24 Układy arytmetyczne Przykłady implementacji układowej sumatora BiBi AiAi C i-1 Przykład

25 25 Układy arytmetyczne Realizacja układ sumatora z dwóch półsumatorów AiAi BiBi PÓŁSUMATOR AB SiSi CiCi C i-1 Przykład

26 26 Układy arytmetyczne Sumator wielobitowy szeregowy A C i-1 S B C i D Q C........ Składnik A Zegar n-bitowy rejestr przesuwający........ Suma n-bitowy rejestr przesuwający Składnik B

27 27 Układy arytmetyczne Sumator wielobitowy szeregowy A C i-1 S B C i D Q C Składnik A Zegar 6-bitowy rejestr przesuwający Suma 6-bitowy rejestr przesuwający Składnik B 000101 101001 000000 0 0 1 1 000010 010100 0 1 0 001010 000001 100000 0 1 0 110000 000000 000101 01 23 0 1 4 0 000010 111000 0 0 5 0 011100 000001 0 1 6 0 101110 000000 0 0

28 28 Układy arytmetyczne Sumator wielobitowy równoległy z przeniesieniami szeregowymi B A C i C i-1 S A1A1 B1B1 C0C0 S1S1 B A C i C i-1 S A2A2 B2B2 C1C1 S2S2 B A C i C i-1 S A3A3 B3B3 C2C2 S3S3 B A C i C i-1 S AnAn BnBn C n-1 SnSn CnCn C3C3

29 29 Układy arytmetyczne Sumator wielobitowy równoległy z przeniesieniami szeregowymi B A C i C i-1 S B A C i C i-1 S A1A1 B1B1 C0C0 S1S1 A2A2 B2B2 C1C1 S2S2 B A C i C i-1 S A3A3 B3B3 C2C2 S3S3 B A C i C i-1 S A4A4 B4B4 S4S4 C5C5 C3C3 0 1 1 1 01 1 110101 0 1 0 1

30 30 Układy arytmetyczne Sumator wielobitowy równoległy z przeniesieniami jednoczesnymi Blok przeniesień Blok sumy A B S CnCn C0C0

31 31 Układy arytmetyczne Scalony układ arytmetyczny

32 32 Układy arytmetyczne Jednostka arytmetyczno-logiczna A0,...,A3 i B0,...,B3 - wejścia dla dwóch słów czterobitowych C n - wejście przeniesienia M - wejście określające tryb pracy S 0,...,S 3 - wejścia wyboru funkcji F 0,...,F 3 - wyjście wyniku C n+4 - wyjście przeniesienia G - wyjście przeniesienia generowanego P - wyjście przeniesienia propagowanego A = B - wyjście komparacyjne

33 33 Układy arytmetyczne Realizacja operacji porównania A=B jest w stanie wysokim gdy obydwie liczby są równe A=B jest w stanie niskim gdy obydwie liczby są różne W wyniku operacji porównania na wyjściach A=B i Cn+4 otrzymujemy:

34 34 Układ realizujący operację dodawania i odejmowania A4A4 A3A3 A2A2 A1A1 B4B4 B3B3 B2B2 B1B1 Sterowanie A1 S1 A2 S2 A3 S3 A4 S4 B1 B2 B3 B4 C 0 C 4 0 0110 1100 0110 1100 1011 Dodawanie 0 Odejmowanie 1 0110 1100 1100 1001 0111 0

35 35 Układ realizujący operację dodawania liczb w kodzie BCD A4A4 A3A3 A2A2 A1A1 B4B4 B3B3 B2B2 B1B1 A1 S1 A2 S2 A3 S3 A4 S4 B1 B2 B3 B4 C 0 C 4 A1 S1 A2 S2 A3 S3 A4 S4 B1 B2 B3 B4 C 0 C 4 CnCn C n-1 1100 1110 0 0101 0 1 0 1 1 0101 0110 1 0010

36 36 Układ generacji bitu parzystości Generowanie bitu parzystości polega na wytworzeniu jednego bitu i dodaniu go do słowa kodowego, będącego nośnikiem informacji. Bit ten jest zwany bitem parzystości. Jeśli dane słowo kodowe zawiera nieparzystą (parzystą) liczbę jedynek, to bit parzystości przyjmuje wartość 1 w przeciwnym przypadku wartość 0. Bit parzystości generowany jest zgodnie z równaniem: gdzie: - bit słowa informacyjnego (i=0…n).

37 37 Układ generacji bitu parzystości Sygnał sterujący: 0 – generacja bitu parzystości; 1 – generacja bitu nieparzystości. 0 – bez błędu; 1 – błąd. A0A0 A1A1 A2A2 A3A3 0 – błąd; 1 – bez błędu. dla bitu parzystości dla bitu nieparzystości 0 1 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 1 0 1 1 1 1 1 0

38 38 Układ generacji bitu parzystości Tabela stanów dla układu 74180 WejściaWyjścia Liczba stanów 1 na wejściach danych (A...H) od 0 do 7 jest: Parzyste (EI) Nieparzyste (OI) Parzyste (EVEN) Nieparzyste (ODD) Parzysta1010 Nieparzysta1001 Parzysta0101 Nieparzysta0110 X1100 X0011

39 39 Układ generacji bitu parzystości A B C D E F G H EI EVEN OI ODD 74180 B0B0 B7B7 Wejścia sterujące Wyjścia kontrolne A B C D E F G H EI EVEN OI ODD 74180

40 40 Układy konwersji kodów Podział: transkodery. enkodery (zwane również koderami); dekodery; zwykłe priorytetowe pełne - jeżeli 2 n = m niepełne - jeżeli 2 n < m

41 41 Wejścia Wyjścia Kod 1 z 10Kod 9 8 7 6 5 4 3 2 1 0 D C B A 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 01234567890123456789 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 Układ enkodera zwykłego Tabela prawdy A = 1 + 3 + 5 + 7 + 9 B = 2 + 3 + 6 + 7 C = 4 + 5 + 6 + 7 D = 8 + 9 A = (1 + 9) + (3 + 7) + (5 + 7) B = (2 + 6) + (3 + 7) C = (4 + 6) + (5 + 7) D = 8 + 9 Równania dla enkodera 1 z 10

42 42 Układ enkodera zwykłego Realizacje układowe Przykład: enkoder1z10.msm

43 43 Wejścia Wyjścia Kod 1 z 10Kod 9 8 7 6 5 4 3 2 1 0 D C B A 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 01234567890123456789 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 Układ enkodera zwykłego Tabela prawdy Równania dla enkodera

44 44 Układ enkodera zwykłego Realizacje układowe Przykład: enkoder_nie_1z10.msm

45 45 Układ enkodera priorytetowego Kod 1 z n................ Kod xznKod xzn Kod wyjściowyKod wyjściowy Realizacja z konwersją pośrednią

46 46 Układ enkodera priorytetowego Realizacja z konwersją bezpośrednią................ KodxznKodxzn Kod wyjściowyKod wyjściowy

47 47 Układ enkodera priorytetowego Realizacja iteracyjna konwersji kodu x z n na kod 1 z n x z n n - 1 Y n-1 BnBn E n-1 n - 2 Y n-2 B n-1 E n-2 B n-2 B i+1 i Y i-1 B2B2 E i-1 1 Y1Y1 B1B1 E1E1 0 Y0Y0 B0B0 E0E0 BiBi 1 z n Funkcje przełączające i-tego stopnia mają postać:

48 48 Zasada działania i-tego stopnia enkodera priorytetowego B i+1 0 YiYi BiBi EiEi Symbol B i+1 E i Y i B i 0 0 1 1 0 1 0 1 0 1 Tabela prawdy Schemat logiczny 0 1 11 1 1 1 1 1 01 0

49 49 Układ enkodera priorytetowego Realizacja z równoległą propagacją przeniesienia

50 50 Wejścia Wyjścia x 0 x 1 A B C D 0 1 0 0 00 1 1 1 0 10 1 0 01 0 1 1 1 00 0 1 01 1 0 1 1 0 0 0 11 1 1 0 Układ dekodera pełnego Tabela prawdy Równania dla dekodera kodu 8421 na 1 z 4

51 51 Układ dekodera pełnego Realizacje układowe NOT x0x0 x1x1 A B C D AND 1z41z4 Przykład: dekoder8421_1z4.msm

52 52 Układ dekodera pełnego Realizacje układowe NOT A B C D NOR 1z41z4 x0x0 x1x1

53 53 Wejścia Wyjścia x 0 x 1 A B C D 0 1 0 0 00 1 1 1 0 10 1 0 01 0 1 1 1 00 0 1 01 1 0 1 1 0 0 0 11 1 1 0 Układ dekodera pełnego Tabela prawdy Równania dla dekodera kodu 8421 na

54 54 Układ dekodera pełnego Realizacje układowe Przykład: dekoder8421_nie_1z4.msm NOT x0x0 x1x1 A B C D NAND

55 55 Układ dekodera pełnego Realizacje układowe NOT A B C D OR x0x0 x1x1

56 56 Układ dekodera niepełnego Tabela prawdy WejściaWyjścia BCD 84211 z 10 X 3 X 2 X 1 X 0 A B C D E F G H I J 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 1000 0000 --- 00 10 11 01 00 011110 x1x0x1x0 x3x2x3x2 A 0001 0000 --- 00 10 11 01 00 011110 C x3x2x3x2 x1x0x1x0

57 57 Układ dekodera niepełnego Kod wejściowy x 3 x 2 x 1 x 0 Nr aktywnego wyjścia 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 ABCDEFGHIJABCDEFGHIJ Stany zabronione 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 C, I D, J E, I F, J G, I H, J Tabela stanów dekodera Przykład: dekoder_8421_1z10.msm

58 58 Układ transkodera Kod wejściowy X Kod pierścieniowy Kod wejściowy Y DEKODERENKODER Transkoder TRANSKODER Kod wejściowy Y Kod wejściowy X

59 59 Układ transkodera Tabela prawdy WejściaWyjścia 8 4 2 12 4 2 1 X 3 X 2 X 1 X 0 A B C D 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 0 0 1 1 1 1 1 1 0 1 1 A = x 3 D = x 0 0000 1111 --- 11 10 11 01 00 011110 x1x0x1x0 x3x2x3x2 B 0011 0011 --- 11 10 11 01 00 011110 C x3x2x3x2 x1x0x1x0

60 60 Multipleksery i demultipleksery Multiplekser Demultiplekser Linia przesyłowa WEJŚCIAWEJŚCIA WYJŚCIAWYJŚCIA 0 1 2 n-1 n 0 1 2 n Adres

61 61 Multiplekser scalony 74151 WejściaWyjścia AdresoweStrobujące Y W C B AS X X X 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 100000000100000000 0 1 D 0 D 0 D 1 D 1 D 2 D 2 D 3 D 3 D 4 D 4 D 5 D 5 D 6 D 6 D 7 D 7 Tabela stanów Symbol Funkcja realizowana przez układ:

62 62 Realizacja funkcji przełączającej za pomocą multipleksera ba c 00011110 0 1 0132 4576 ???? ????

63 63 Realizacja funkcji przełączającej za pomocą multipleksera ba c 00011110 0 1 0132 4576 0010 0111

64 64 ba dc 00011110 00 01 11 10 Realizacja funkcji przełączającej za pomocą multipleksera 0132 4576 0132 4576 ???? ???? ???? ????

65 65 ba dc 00011110 00 01 11 10 Realizacja funkcji przełączającej za pomocą multipleksera 0132 4576 0132 4576 0110 0111 0100 0011

66 66 Multiplekser scalony 74151 WejściaWyjścia AdresoweStrobujące Y W C B AS X X X 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 100000000100000000 0 1 D 0 D 0 D 1 D 1 D 2 D 2 D 3 D 3 D 4 D 4 D 5 D 5 D 6 D 6 D 7 D 7 Tabela stanów Symbol Funkcja realizowana przez układ:

67 67 Demultiplekser scalony 74155

68 68 Realizacja demultipleksera 8-bitowego


Pobierz ppt "1 Problematyka wykładu Zjawisko hazardu Układy arytmetyczne Układy konwersji kodów Multipleksery i demultipleksery Wprowadzenie."

Podobne prezentacje


Reklamy Google