Pobieranie prezentacji. Proszę czekać

Pobieranie prezentacji. Proszę czekać

MCS51 - wykład 4. Wykład 3 1/30 Porty szeregowe MCS51 Standardowy SIO Wybrane rozszerzenia i modyfikacje.

Podobne prezentacje


Prezentacja na temat: "MCS51 - wykład 4. Wykład 3 1/30 Porty szeregowe MCS51 Standardowy SIO Wybrane rozszerzenia i modyfikacje."— Zapis prezentacji:

1 MCS51 - wykład 4

2 Wykład 3 1/30 Porty szeregowe MCS51 Standardowy SIO Wybrane rozszerzenia i modyfikacje

3 MCS51 - standardowy SIO 2/30 Cechy standardowego SIO: możliwość transmisji synchronicznej danych 8-bitowych, ze stałą prędkością, w półdupleksie; możliwość transmisji asynchronicznej danych 8- lub 9-bitowych, ze stałą lub programowaną prędkością w pełnym dupleksie; możliwość transmisji krótszych znaków, przy odpowiedniej interpretacji programowej; pojedyncze rejestry buforujące nadajnik i odbiornik; dostęp do danych poprzez rejestr buforowy SBUF; sterowanie pracą poprzez rejestr SCON i bit SMOD w rej. PCON; możliwość realizacji transmisji wieloprocesorowej; indywidualne flagi zakończenia odbioru RI oraz nadawania TI; możliwość zgłaszania przerwań jako sumy logicznej RI TI.

4 MCS51 - standardowy SIO 3/30 Rejestry sterujące: SM0,SM1,SM2 - wybór jednego z trybów pracy: tryb 0 - synchroniczny tryb 1 - asynchroniczny - szybkość programowalna tryb 1 - asynchroniczny z oczekiwaniem na poprawny bit stopu szybkość programowalna tryb 2 - asynchroniczny - stała szybkość tryb 2 - asynchroniczny z ignorowaniem odebranej danej, jeżeli jej 9-ty bit był zerem, stała szybkość tryb 3 - asynchroniczny - szybkość programowalna tryb 3 - asynchroniczny z ignorowaniem odebranej danej, jeżeli jej 9-ty bit był zerem, szybkość programowalna SM0 9F SM1 9E SM2 9D REN 9C TB8 9B RB8 9A TI 99 RI 98 SCON98h

5 MCS51 - standardowy SIO 4/30 REN - bit włączający odbiornik TB8 - 9-ty bit danej do wysłania (w trybie 2 lub 3) RB8 - odebrany 9-ty bit danej (w trybie 2 lub 3) TI - flaga przerwania od nadajnika, ustawiana po wysłaniu ostatniego bitu, musi być kasowana programowo RI - flaga przerwania od odbiornika, ustawiana po odebraniu ostatniego bitu, musi być kasowana programowo SMOD---GF1GF0PDIDL PCON87h 99hSBUF SMOD - bit zdwojenia prędkości pracy portu szeregowego w trybach 1,2 i 3 SBUF - rejestr buforowy nadajnika/odbiornika

6 MCS51 - standardowy SIO 5/30 Praca w trybie 0 - synchronicznym

7 Transmisja w trybie 0 - synchronicznym MCS51 - standardowy SIO 6/30

8 MCS51 - standardowy SIO 7/30 Praca w trybie 1 - asynchronicznym 8-bitowym

9 MCS51 - standardowy SIO 8/30 Transmisja w trybie 1 - asynchronicznym

10 MCS51 - standardowy SIO 9/30 Praca w trybie 2 i 3 - asynchronicznych 9-bitowych

11 MCS51 - standardowy SIO 10/30 Transmisja w trybie 2 i 3 - asynchronicznym

12 MCS51 - standardowy SIO 11/30 Dostępne szybkości transmisji: 1. tryb synchroniczny: f B = f OSC /12 2. tryby asynchroniczne 1 i 3: f B = 2 SMOD f TF1 /32 3. tryb asynchroniczny 2: f B = 2 SMOD f OSC /64 Wykorzystując timer/licznik 1 z 8-bitowym z aut. przeładowaniem mamy: f B = 2 SMOD f OSC : 12 : 32 : (256-TH1) Wykorzystując timer/licznik 2 z 16-bitowym przeładowaniem mamy: f B = f OSC : 32 : (65536-RCAP2)

13 MCS51 - standardowy SIO 12/30 przykładowe szybkości transmisji i wykorzystanie timera/licznika #1

14 MCS51 - standardowy SIO 13/30 Dostrojenie do żądanej prędkości transmisji przy odbiorze Odbiór przy dokładnej f B * : Odbiór przy zawyżonej f B w odbiorniku (f B > f B * ): Odbiór przy zaniżonej f B w odbiorniku (f B < f B *): start odbioru zerowanie dzielnika :16 - resynchronizacja Warunek poprawnego odbioru: odczyt poprawny ostatniego bitu (RB8) i STOPU=1

15 MCS51 - standardowy SIO 14/ A B C D E F stany podzielnika :16 przy odczycie bitu w trybach 1,2 i 3 stan linii RxD A B C D E F A B C D STOP (11 bit ramki) (10+6/16)1/f BMAX (10+10/16)1/f BMIN 10 1/f B * 11 1/f B *

16 MCS51 - standardowy SIO 15/30 Oszacowanie tolerancji częstotliwości pracy f B odbiornika:

17 MCS51 - standardowy SIO 16/30 Dostrojenie do żądanej prędkości transmisji przy nadawaniu Nadawanie dokładnie z f B = f B * : Nadawanie przy zawyżonej f B w nadajniku (f B > f B * ): Nadawanie przy zaniżonej f B w nadajniku (f B < f B *): start nadawania/odbioru - resynchronizacja Warunek poprawnego nadawania/odbioru: odczyt poprawny ostatniego bitu (TB8) i STOPU=1

18 MCS51 - standardowy SIO 17/ A B C D E F stany podzielnika :16 przy odczycie bitu w trybach 1,2 i 3 stan linii RxD A B C D E F A B STOP (11 bit ramki) 11 1/f BMAX 10 1/f BMIN (10+6/16) 1/f B * (10+10/16) 1/f B *

19 MCS51 - standardowy SIO 18/30 Oszacowanie tolerancji częstotliwości pracy f B nadajnika: Ostrzejsze kryteria narzuca poprawny odbiór i one są decydujące:

20 MCS51 - standardowy SIO 19/30 Możliwości uzyskania poprawnych wartości f B przy różnych f OSC

21 MCS51 - standardowy SIO 20/30 Transmisja wieloprocesorowa RxD TxD C1 RxD TxD C2 RxD TxD Ck rozproszony system automatyki/pomiarów wymiana informacji o procesie; koordynacja współpracy; synchronizacja procesów; gromadzenie pomiarów...

22 MCS51 - standardowy SIO 21/30 Możliwości portu SIO: wyjścia RxD i TxD łączy się na wspólną linię transmisyjną; wykorzystanie trybów 2 i 3 z ustawionym bitem SM2 (pozwala on zaakceptować tylko te odebrane ramki, które mają ustawiony bit RB8); zakłada się, że w danej chwili jeden z mikrokontrolerów jest nadrzędny; mikrokontroler nadrzędny ma wyzerowany bit SM2; w mikrokontrolerach podrzędnych musi być ustawiony bit SM2; każdemu mikrokontrolerowi należy przyporządkować indywidualny, 8-bitowy adres; dopuszcza się adres ogólny dla transmisji typu rozgłaszanie; w procedurach obsługi przerwań od SIO przy RI=1, należy wstawić sekwencje rozkazów rozpoznające adres wywołania.

23 MCS51 - standardowy SIO 22/30 Przykładowy algorytm działania: 1. Procesor nadrzędny wysyła ramkę z adresem indywidualnym lub ogólnym i ustawionym bitem TB8 - adres ten określa do kogo jest adresowana następująca po nim transmisja. 2. Wszystkie pozostałe procesory, działając jako podrzędne, mają ustawiony bit SM2 i odbiorą wysłaną ramkę wywołania - adres wywołania trafi do ich rejestrów SBUF i ustawią się flagi RI. 3. Uruchomione zostaną procedury obsługi SIO, które w przypadku przerwania od odbiornika (RI=1) przy ustawionym bicie SM2=1 porównują bajt z SBUF z przyporządkowanymi adresami indywidualnymi lub ogólnym. 4. Procesor, który stwierdzi zgodność adresu wywołania z własnym, zeruje swój bit SM2 i kończy procedurę obsługi SIO, pozostałe procesory kończą obsługę SIO pozostawiając SM2=1. 5. Następuje wymiana informacji pomiędzy procesorem nadrzędnym a zaadresowanym podrzędnym przy SM2=0 i zerowych bitach TB8/RB8. SIO pozostałych procesorów ignorują tak przesyłane ramki danych. 6. Po zakończeniu transmisji, procesor podrzędny ponownie ustawia SM2=1.

24 MCS51 - rozszerzony SIO 23/30 Dostępne funkcje dodatkowe: 1. Sygnalizacja błędnego bitu stopu - brak 1 w chwili spodziewanego bitu STOP - jest to tzw. błąd ramki, sygnalizowany ustawieniem bitu FE, który można sprawdzić odczytując bit SM0 w SCON. 2. Automatyczne rozpoznawanie adresów wywołania przy komunikacji wieloprocesorowej - włączane przez ustawienie bitu SM2; W trybie 1 SIO analizowane są wszystkie odebrane bajty z poprawnymi bitami stopu, a w trybach 2 i 3 - tylko te, dla których RB8=1.

25 MCS51 - rozszerzony SIO 24/30 Flaga RI ustawia się tylko wtedy gdy odebrany bajt jest zgodny z zaprogramowaną w rejestrach SFR maską adresu. Pojawiają się 2 rejestry SFR: SADDR0A9h SADEN0B9h Odebrany bajt-adres wywołania jest zgodny, jeżeli spełnia równanie: (odebrany_bajt SADDR) SADEN = 00h Przykład: w C1 ustawiono:w C2 ustawiono: SADDR= SADEN= adres aktywny= x110000x1 Wtedy adres wywołania adresuje tylko C1, adres tylko C2, adres oba C, a każdy adres z grupy xxxxxx11 zostanie zignorowany.

26 MCS51 - dodatkowe SIO 25/30 Np. układy Siemensa Funkcje: transmisja tylko asynchroniczna (jak tryby 1,2 i 3 podstawowego SIO); własny generator prędkości transmisji; analogiczne rejestry obsługujące (S1BUF i S1CON)

27 MCS51 - inne interfejsy szeregowe 26/30 SPI - pełnodupleksowa magistrala synchroniczna, umożliwiająca dostęp do specjalizowanych układów peryferyjnych, pamięci konfiguracji, bądź programowanie mikrokontrolera w układzie. Obsługiwana poprzez zestaw rejestrów SFR (SPDR, SPSR, SPCR)

28 MCS51 - inne interfejsy szeregowe 27/30 I 2 C - półdupleksowa magistrala synchroniczna, umożliwiająca dostęp do specjalizowanych układów peryferyjnych, pamięci konfiguracji. Spotykane są 2 warianty: 1. obsługa transmisji całych bajtów (np. rejestry: S1DAT, S1CON, S1STA i S1ADR w C552) 2. obsługa transmisji pojedynczych bitów (np. rejestry: S1INT, S1BIT i S1SCS w C524, albo I2CON, I2DAT, I2CFG i I2STA w C751,C752)

29 MCS51 - inne interfejsy szeregowe 28/30 I 2 C - w C552

30 MCS51 - inne interfejsy szeregowe 29/30 Rejestr sterujący: CR2,CR1,CR0 - wybór szybkości transmisji: względem f OSC ( 1 / 60 1 / / / / / / 256 ) lub 1 / 8 TF1 ENS1 - włączenie portu I 2 C do pracy STA - nadaj bit START STO - nadaj bit STOP SI - flaga przerwania od portu I 2 C AA - wyzerowany wstrzymuje reagowanie na odebrany adres wywołania CR2 DF ENS1 DE STA DD STO DC SI DB AA DA CR1 D9 CR0 D8 S1CON0D8h

31 MCS51 - inne interfejsy szeregowe 30/30 Rejestr stanu: SC4,SC3,SC2,SC1,SC0 - bity kodu stanu interfejsu SC4SC3SC2SC1SC0000 S1STA0D9h Rejestr adresu: SA7...SA1 - 7-bitowy adres układu jako portu podrzędnego GC - ustawiony zezwala na reakcję na adres wywołania ogólnego SA7SA6SA5SA4SA3SA2SA1GC S1ADR0DBh S1DAT0DAh Rejestr buforowy danych:


Pobierz ppt "MCS51 - wykład 4. Wykład 3 1/30 Porty szeregowe MCS51 Standardowy SIO Wybrane rozszerzenia i modyfikacje."

Podobne prezentacje


Reklamy Google