Pobieranie prezentacji. Proszę czekać

Pobieranie prezentacji. Proszę czekać

Krzysztof Jasiński2009 PRUSn_W3 Rewolucja w układach CPLD.

Podobne prezentacje


Prezentacja na temat: "Krzysztof Jasiński2009 PRUSn_W3 Rewolucja w układach CPLD."— Zapis prezentacji:

1 Krzysztof Jasiński2009 PRUSn_W3 Rewolucja w układach CPLD

2 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 2 Program MAX ® II CPLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność

3 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 3 MAX II: Najtańsze CPLD Nowa Architektura Logiczna 1/2 kosztu 1/10 poboru mocy 2 x osiągi 4 x pojemność Nieulotne, Instant-On Zasilanie: 3.3-, 2.5- & 1.8-V Przełom w technologii zmienia rynek

4 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 4 Produkty powszechnego użytku 1/2 ceny 2 x osiągi 4x złożoność Urządzenia komunikacyjne 1/10 mocy Urządzenia mobilne z zasilaniem bateryjnym Urządzenia komputerowe MAX II: Wpływ ulepszeń na zastosowania

5 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 5 Rynek układów CPLD 0% 5% 10% 15% 20% 25% 30% 35% 40% 45% Altera Udział w rynku w % MAX najlepszy na rynku CPLD MAX najlepszy na rynku CPLD Lattice 2000: MAX 3000A Niskie ceny 1998: MAX 7000A Wysoka wydajność 1996: MAX 7000S ISP JTAG XilinxCypress AtmelOther Source: Altera Estimate 2003

6 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 6 Definicja produktu to połowa sukcesu? Informacje od ponad 500 inżynierów Zdefiniowanie architektury ? Określenie podstawowych aplikacji na ważnych rynkach Lista wymagań klientów

7 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 7 Definicja produktu to połowa sukcesu? Na czym polega nowy sposób podejścia do tworzenia architektury ? Nie wystarczy już proste ulepszenie dzięki nowszej technologii! Konieczny jest powrót do podstawowych założeń… 1. Należy określić jakie aplikacje są ważne z punktu widzenia rynku 2. Zbadać oczekiwania projektantów stosujących układy z danej rodziny 3. Określić zasadnicze wymagania 4. Zdefiniować architekturę uwzględniając: - ważne cechy użytkowe poprzedniej generacji - i pożądane nowe możliwości - nowy proces technologiczny i architektura logiczna

8 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 8 Jaka jest istota innowacji: od potrzeb użytkownika do najważniejszych typów aplikacji Konfiguracja systemu Sterowanie konfiguracją ASIC/ASSP/FPGA Sterownik pamięci Flash Power-Up Sequencing sterowania włączaniem zasilania w systemach wielo-napięciowych Generowanie sygnałów System Reset i Chip Select Interfejsy konwersji Tłumaczenie protokołów magistralowych Szeregowo-równoległa konwersja danych Rozszerzenie portów I/O Dystrybucja sygnałów sterujących Dekodowanie adresów Sterowanie działaniem LED

9 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 9 Szybsze i pojemniejsze Interfejsy konwersji Pamięć FLASH użytkownika Konfiguracja systemu Więcej pinów, elastyczne sterowanie Rozszerzenie portów I/O Mniejsza moc i większa gęstość Power-up Sequencing Ukierunkowane wymagania Wymagania klienta Wspólne potrzeby : niski koszt, nieulotność, stała gotowość, pojedynczy układ, reprogramowalność Wspólne potrzeby : niski koszt, nieulotność, stała gotowość, pojedynczy układ, reprogramowalność

10 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 10 Przepis na sukces Niezbędne atrybuty Stała gotowość Trwałość Reprogramowalność Najtańsze układy CPLD w historii + Proces Flash 0.18-µm LUT Reg LUT Reg Najniższy koszt Architektura logiczna Proces technologiczny Nowe cechy Pamięć Flash Programowalność ISP (on-line)

11 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 11 FPGA Czy układ CPLD może zawierać LUT? Potrzeby użytkownika CPLD: Stała gotowość Niski koszt Łatwość użycia Trwałość połączeń Pojedynczy układ CPLD Duże upakowanie Duża szybkość (f MAX ) Wbudowana pamięć Pętla fazowa PLL Bloki wbudowane (IP) Potrzeby użytkownika FPGA:

12 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 12 Architektura MAX II Końcówki I/O Flash (pamięć użytkownika - 8Kb) Elementy Logiczne (LEs) JTAG & logika sterująca Flash (pamięć konfiguracyjna – Kb)

13 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 13 Rodzina MAX II Układ Elementy Logiczne (LEs) Typowe Komórki (1.3 LE) Piny I/O Indeksy szybkości Szybkość max. t pd1 (ns) Flash pamięć użytkownika (bity) EPM , 4, 54.58,192 EPM , 4, 55.58,192 EPM12701, , 4, 56.08,192 EPM22102,2101, , 4, 56.58,192

14 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 14 Układ 100-Pin TQFP mm skok 16 x 16 mm 144-Pin TQFP 0.5-mm skok 22 x 22 mm 256-Pin FBGA mm skok 17 x 17 mm 324-Pin FBGA 1.0-mm skok 19 x 19 mm EPM24080 EPM EPM EPM Obudowy & piny I/O MAX II Oznacza odpowiedniki (zgodne) Uwagi: 1. TQFP: thin quad flat pack 2. FineLine BGA ® (1.0-mm skok)

15 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 15 Relacje: cena – pojemność CPLD Typowe układy CPLDs (z makrokomórkami) Względne ceny Ekwiwalentne makrokomórki 1,0241,280 Konkurencyjne FPGA Pojedynczy układ Reprogramowalne Nieulotne 1,700 MAX

16 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 16 Dwie rodziny najtańszych układów Liczba pinów I/O Liczba LEs (tys.) Podobieństwa (obudowy, # pinów) Najniższy koszt na pin I/O Różnice (pojemności) Najniższy koszt na LE

17 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 17 MAX II są znacznie mniejsze! EPM7256AE 256 Makrokomórek 160 I/O pinów Proces 0.3-µm Proces 0.18-µm ispXPLD Makrokomórek 141 I/O pinów EPM Komórek (ekwiwalentnych) 160 I/O pinów

18 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 18 Struktura połączeń w układach MAX II 1. Powierzchnia połączeń wzrasta wykładniczo wraz z liczbą LABów 2. Powierzchnia połączeń wzrasta liniowo wraz z liczbą LABów 1.Tradycyjna architektura CPLD Połączenia Globalne 2. Architektura MAX II Połączenia wiersz / kolumna Większość opóźnień to logika Większość opóźnień to połączenia

19 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 19 Struktura połączeń w układach MAX II Połączenia globalne LAB Global Routing LAB Połączenia kratowe (wiersz/kolumna) małazłożoność dużazłożoność Architektura Tradycyjna Matrycowa – powierzchnia wzrasta wykładniczo wykładniczo Architektura MAX II Kratowa – powierzchnia wzrasta liniowo liniowo

20 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 20 Pobór mocy MAX II 90% zmniejszenie zużywanej energii! Moc zyżywana (mW) MAX EPM7128AE (3.3 V) MAX II (3.3 V) MAX IIG (1.8 V) Częstotliwość działania (MHz)

21 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 21 Mała moc: atut na rynku aplikacji mobilnych Moc (mW) Częstotliwość (MHz) 75 CoolRunner II Niski pobór energii + 4 x pojemność Z

22 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 22 Rozkład max. częstotliwości zegara w populacji projektów w CPLD (pierwsze wersje projektów) Source: Gartner Dataquest (March 2004) Procent badanych projektów Less than or Equal to 30 MHz 31 MHz to 60 MHz 60 MHz to 100 MHz 101 MHz to 140 MHz 141 MHz to 250 MHz More than 250 MHz Częstotliwość zegara

23 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 23 Porównanie osiągów: MAX II vs. CoolRunner-II Wzgl. wskaźnik f MAX Populacja projektów Przewaga MAX II Przewaga CoolRunner-II MAX II jest 50% szybszy niż CoolRunner-II

24 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 24 Porównanie osiągów: MAX II vs. ispXPLD MAX II jest 80% szybszy niż ispXPLD Relative f MAX Ratio Populacja projektów Przewaga MAX II Przewaga ispXPLD

25 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 25 Porównanie rodzin: MAX & MAX II ParametryMAXMAX II Proces Technologiczny0.3-um EEPROM0.18-um Flash Architektura LogicznaProduct TermLook-Up Table (LUT) Zakres pojemności makrokomórek makrokomórek (240 to 2,210 LEs) Architektura połączeńGlobalnaWiersze & kolumny Pamięć Flash (On-Chip)brak8 Kbits (!) Max. # pinów użyt. I/O Napięcie zasilania5.0V, 3.3V, 2.5V3.3V / 2.5V, 1.8V Napięcie buforów I/O5.0V, 3.3V, 2.5V, 1.8V3.3V, 2.5V, 1.8V, 1.5V Sieć zegarów globalnych2 na układ4 na układ Output Enables (OEs)6 do 10 na układ1 na pin I/O (!) Przerzutnik Schmittabrak1 na pin I/O (!)

26 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 26 Program MAX II CPLD - wprowadzenie Architektura Możliwości Narzędzia CAD Ceny & dostępność

27 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 27 MAX II - Logic Array Block (LAB) LE1 LE2 LE3 LE4 LE5 LE6 LE7 LE8 LE9 LE10 Połączenia lokalne Logic Array Block LAB Carry-In Sygnały Sterujące LAB Carry-out 26 wejść 10 wyjść 0 1

28 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 28 MAX II - Element Logiczny (LE) data1 addnsub data2 data3 4-Input LUT 4-Input LUT cin data4 Register Chain Reg sloadsclearaload clock ena aclr Row, Column & Direct Link Routing Local Routing LUT Chain Register Chain

29 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 29 Łańcuchy przeniesień (Carry Chains) LE1 Sum1 LE2 Sum2 LE4 Sum4 LE5 Sum5 LE3 Sum3 LAB Carry-In 01 A1 B2 A2 B2 A3 B3 A4 B4 A5 B5 LE6 Sum6 LE7 Sum7 LE9 Sum9 LE10 Sum10 LE8 Sum8 01 A6 B6 A7 B7 A8 B8 A9 B9 A10 B10 LAB Carry-Out LUT Sum Carry- Out0 Carry- Out1 LAB Carry-In Carry-In0 Carry-In1 Data1 Data2 Tryb Arytmetyki Dynamicznej

30 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 30 Łańcuchy LUT i rejestrów Łańcuch LUTów Szybsze realizacje funkcji z licznymi wejściami Łańcuch Rejestrów LUT nie jest potrzebny do utworzenia rejestru przesuwającego Oba łańcuchy tworzy się z LE znajdujących się jeden pod drugim, do granicy LABu Takie łańcuchy można także tworzyć z bloków pamięci To LE3 LUT Reg LUT LE Chain Register Chain Reg LE1 LE2

31 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 31 MAX II - MultiTrack Sieć Połączeń Połączenie wierszowe Połączenie kolumnowe LAB Połączenie lokalne Bezpośrednie połączenie z sąsiednim blokiem lub z pinem I/O (we) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem I/O (wy) Bezpośrednie połączenie z sąsiednim blokiem lub pinem I/O(we) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem I/O (wy) Optymalizacja powierzchni sieci połączeń Połączenie kolumnowe

32 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 32 Element I/O w układach MAX II Output Enable (OE) Linia kolumny lub wiersza Wyjście sąsiedniego LE (Fast I/O Path) Do LEs Pin wyjściowy t Każdy pin ma indywidualny sygnał Enable! Każdy pin ma indywidualny sygnał Enable!

33 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 33 Zasilanie /O EPM240 & EPM570 Bank 1 Bank 2 LVTTL LVCMOS EPM1270 & EPM2210 LVTTL LVCMOS LVTTL LVCMOS PCI LVTTL LVCMOS Bank 2 Bank 4 Bank 1 Bank 3 Wielonapięciowy interfejs portów I/O do: 3.3-, 2.5-, 1.8- lub 1.5-V poziomów logicznych Standard PCI 3.3-V dostępny w dwóch największych układach (Bank 3)

34 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 34 Udoskonalenie rozmieszczenia komórek i wyprowadzeń (Fitting) Schemat PCB Definicja Systemu Architektura MAX II umożliwia rekompilację z zachowaniem rozmieszczenia wyprowadzeń ! ? Projekt FPGA & ASIC FPGA ASIC CPLD Projekt CPLD (Pin-Locked) FPGA ASIC CPLD 1234

35 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 35 Szybkość układów MAX II ParametrEPM240EPM570EPM1270EPM2210czas MinMaxMinMaxMinMaxMinMax t PD ns t PD2 3.6 ns t PD1 t PD2

36 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 36 Program MAX II CPLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność

37 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 37 Elastyczny sposób zasilania Wewnętrzny regulator napięcia Akceptuje 3.3-, 2.5- & 1.8-V zasilanie wejść Konwersja wewnętrzna napięcia rdzenia do 1.8-V Wygoda zasilania 3.3 V, a parametry (szybkość i moc zużywana ) dla 1.8 V 2.5 V 3.3 V 1.8 V

38 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 38 Pamięć Flash Użytkownika Możliwości Pamięć Flash bank bitów na układ Interfejs do magistrali: SPI, równoległej lub innej niestandardowej Zastosowania Modyfikacja zawartości pamięci, dane i informacje liczbowe Ładowanie pamięci i danych konfiguracyjnych (innych układów) Industry First!

39 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 39 Realizacja w systemie Quartus II: gotowe interfejsy InterfejsSzerokość słowa danych LEs# Pinów I/O SPISzeregowe42 do 974 Równoległy3 to 1645 do do 46 UżytkownikaSzeregowe07 do 13

40 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 40 Używany wewnętrznie do programowania i kasowania ISP Częstotliwości f = 4.8 MHz MHz są dostępne jako źródło: Zegara ogólnego przeznaczenia dla automatów sterujących procedurą włączania zasilania (power –up sequencing) Zegara interfejsu użytkownika pamięci Flash Wewnętrzny oscylator m. cz.

41 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 41 Programowanie – pamięć konfiguracyjna Aktualizacja konfiguracji w czasie działania układu: natychmiastowa z opóźnieniem Przykłady aplikacji rekonfiguracja diagnostyka Matryca logiczna Blok pamięci konfiguracyjnej Flash

42 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 42 Programowanie ISP w czasie rzeczywistym Aktualizacja konfiguracji w czasie działania układu: Redukcja przestoju przy rekonfiguracji systemu Zmiana natychmiastowa lub w kolejnym cyklu włączenia zasilania Przykłady aplikacji Rekonfiguracja dla potrzeb testowania systemu Realizacje układów diagnostycznych Matryca logiczna Blok pamięci konfiguracyjnej Flash

43 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 43 Translator JTAGa Wykorzystanie instrukcji JTAG układów MAX II do programowania układów w innych systemach ISP: flash_loader jako megafunkcja Funkcja użytkownika Piny I/O aplikacji translatoraI JTAGa Logika programowalna Piny I/O Automat JTAGa Instrukcje JTAGa Interfejs zdefiniowany przez użytkownika Non-JTAG Devices

44 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 44 Interfejsy konwersji Translacja i konwersja sygnałów Zalety MAX II : Najniższy koszt na pin Standard zgodny z PCI Second -Time Fitting Elastyczne zasilanie I/O FPGA Mikro- kontroler Pamięć ASSP

45 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 45 sterowania włączaniem zasilania w systemach wielo-napięciowych Power-Up Sequencing CS 2.5V3.3V CPU 1.8V ASIC 3.3V ASSP 2.5V 1.8V CS JTAG Magistrala

46 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 46 Konfiguracja i inicjalizacja Sterowanie konfiguracją układów FPGAs i zarządzanie inicjalizacją układów ASSP Istotne cechy MAX II: Gotowość i nieulotność Rekonfigurowalność Pamięć Flash użytkownika Translator JTAGa Programowanie ISP w czasie działania Pamięć FLASH Użytkownika ASSP Inicjalizacja

47 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 47 Rozszerzanie liczby portów I/O Zapewnienie zwielokrotnienia portów I/O standardowym produktom Micro- Controller Sterownik silnika Sterownik silnika ADC Fan Magistrala szeregowa Sterownik silnika Monitorowane środowisko Pamięć FLASH użytkownika

48 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 48 Możliwości elementów I/O w MAX II Output Enable (OE) na każdy pin Obsługa standardu LVTTL, LVCMOS & PCI Nowe i ulepszone sposoby redukcji szumu: Przerzutnik Schmitta, Slow Slew Rate, Drive Strength Programowalne rezystory Pull-up Podtrzymanie stanu magistrali (Bus Hold) Wyjścia Open-Drain Programowalne uziemianie pinów Hot-Socketing (wymiana układu pod napięciem)

49 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 49 Zasilanie w standardzie MultiVolt I/O V CCINT (V) V CCIO (V) Sygnał wejściowy (V)Sygnał wyjściowy(V) Wymaga zewnętrznych rezystorów szeregowych & sygnałów PCI Diode Enabled Wymaga zewnętrznych rezystorów Pull-up & sygnałów PCI Diode Enabled dla układów z wejściami CMOS 5.0V (2) (1) Uwagi:

50 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 50 Program MAX II CPLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność

51 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 51 Możliwości systemu QUARTUS II Wydajność 2x szybsze realizacje z układami MAX II Realizacje z układami MAX % szybsze (w porównaniu z MAX+PLUS II) Wszechstronność Pełny zakres możliwości funkcjonalnych i narzędziowych Wysoka jakość rozwiązań Efektywność Układy MAX II obsługiwane od wersji 4.0 Unifikacja Obsługa układów FPGA, CPLD i ASICs w jednym systemie Elastyczna współpraca z innymi narzędziami EDA Łatwość użycia Łatwy, intuicyjny interfejs Pełny pakiet narzędzi Dostępny interfejs MAX+PLUS ® II

52 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 52 Poziomy przetwarzania w Quartus II Silicon Idea IP Cores Narzędzia innych firm (ModelSim® -Altera) Weryfikacja Synteza topologiczna Synteza topologiczna Projekt Synteza VHDL Verilog Schematy Proces kompilacji

53 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 53 Program MAX II CPLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność

54 Krzysztof Jasiński ITPWITPW 2009 PRUSn_W3 54 MAX II zastępują małe ASSPs (przykład funkcji interfejsu PCI) PLX Bit, 33MHz PCI 32-Bit Local Bus Mieszane funkcje EPM Bit, 33-MHz PCI 32-Bit Local Bus 50% wykorzystania $9.00 $4.50 Cena masowa (100K szt.) EPM1270F256C5 Niski koszt, duża pojemność


Pobierz ppt "Krzysztof Jasiński2009 PRUSn_W3 Rewolucja w układach CPLD."

Podobne prezentacje


Reklamy Google