Technologia krzemowa. Półprzewodniki materiały o rezystywności pośredniej między dielektrykami a przewodnikami szerokość pasma zabronionego mniejsza od.

Prezentacja na temat: "Technologia krzemowa. Półprzewodniki materiały o rezystywności pośredniej między dielektrykami a przewodnikami szerokość pasma zabronionego mniejsza od."— Zapis prezentacji:

1 Technologia krzemowa

2 Półprzewodniki materiały o rezystywności pośredniej między dielektrykami a przewodnikami szerokość pasma zabronionego mniejsza od 5eV (generacja – rekombinacja) półprzewodniki samoistne – czyste, nośniki swobodne powstają na skutek zrywania wiązań w sieci krystalicznej Półprzewodniki domieszkowane

3 Domieszkowanie donorowe (n) Domieszkowanie pierwiastków grupy V Niewielka ilość energii umożliwia przeskok elektronu do pasma przewodzenia Ilość elektronów w paśmie przewodzenia  ilość domieszkowanych atomów Koncentracja elektronów >> koncentracja dziur

4 Domieszkowanie akceptorowe (p) Domieszkowanie pierwiastków grupy III Zrywanie wiązań kowalencyjnych Si-Si, które są zastępowane wiązaniem Si-atom domieszkowany – generacja dziur w paśmie walencyjnym Ilość dziur w paśmie walencyjnym  ilość domieszkowanych atomów Koncentracja dziur >> koncentracja elektronów

5 MOSFET Metal-oxide-semiconductor FET Technologia wytwarzania tranzystorów polowych (sterowanie polem elektrycznym)

6 CMOS Technologia wytwarzania układów scalonych Complementary MOS – układ dwóch tranzystorów o przeciwnym typie przewodnictwa (N/P) Brak statycznych strat energii Dynamiczne straty energii w momencie przełączenia

7 PMOS Nośnikami sygnału są dziury – brak elektronów Przewodnictwo w przypadku wystąpienia na źródle stanu niskiego (logiczne 0)

8 NMOS Nośnikami sygnału są elektrony Przewodnictwo w przypadku wystąpienia na źródle stanu wysokiego (logiczne 1)

9 Inwerter Bramka NOT, 0  1, 1  0 Statycznie zerowy pobór mocy Dynamicznie, w momencie przełączenia następuje:  chwilowe zwarcie układu  przeładowanie pojemności bramki

10 Wymiar charakterystyczny Minimalna rozdzielczość procesu litograficznego i procesu trawienia wykorzystanych przy produkcji układu Przeważnie zbieżny z długością bramki tranzystora

11 Parametry układów cyfrowych Czas propagacji Moc strat Współczynnik dobroci Marginesy szumowe Obciążalność Napięcie zasilania Zakres napięć stanów logicznych Inne

12 Czas propagacji Niezależnie od technologii wykonania układu, elementy składowe – tranzystory – pracują dwustanowo Czas propagacji określa rozbieżność między momentem zmiany stanu wejścia a uzyskaniem wyniku na wyjściu Opóźnienie sygnału decyduje o maksymalnej częstotliwości pracy układu Czynniki  Przeładowanie pojemności bramka-kanał  Pojemności pasożytnicze (połączenia wew.)  inne

13 Moc strat Moc strat = moc statyczna + moc dynamiczna Straty statyczne – w stanie ustalonym Straty dynamiczne – w momencie zmiany stanu układu Dynamiczna moc strat rośnie liniowo z częstotliwością przełączania Wraz ze wzrostem czasu propagacji sygnału, rośnie moc dynamiczna moc strat

14 Pożytki płynące z miniaturyzacji INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS

15 Miniaturyzacja Miniaturyzacja zawdzięcza swój sukces „prostocie” zmniejszania wymiaru charakterystycznego tranzystorów układów CMOS Zmniejszanie wymiaru charakterystycznego jest równoznaczne ze zmniejszaniem długości kanału Konsekwencje:  ok. 20% wzrost prędkości przełączenia (w stosunku do układów poprzedniej generacji)  zmniejszenie warstwy izolatora kanał-bramka  Kilkuatomowa warstwa SiO 2 staje się niewystarczająca – występują przebicia Pushing limits, a layer only 1.5 nanometers thick (15 angstroms, Ĺ) of silicon dioxide (SiO 2 ), which has a dielectric constant of 4, separates the silicon from the gate

16 Miniaturyzacja Miniaturyzacja pozwala na zwiększenie częstotliwości pracy tranzystorów, nie zwiększając ich zużycia energii Miniaturyzacja pozwala na zwiększenie „upakowania” tranzystorów Wniosek – dwukrotne zmniejszenie wymiaru tranzystora powoduje czterokrotny wzrost ilości wydzielanego ciepła (zależność kwadratowa) Zależność poboru mocy od napięcia jest również kwadratowa – zwiększanie „upakowania” kompensowane zmniejszeniem napięcia zasilania Ale...

17 Miniaturyzacja Zmniejszanie napięcia powoduje wydłużenie czasu przełączenia tranzystora – zmniejszanie taktowania układu Efekt ten można osłabić zmniejszając napięcie graniczne  Zmniejszanie napięcia granicznego jest limitowane technologia CMOS  1V

18 Miniaturyzacja Załóżmy, że wymiar charakterystyczny zredukowano do warstwy jednoatomowej ~0.27nm  w takich okolicznościach, tranzystor mógłby „komunikować się” z innymi, oddalonymi na nie więcej niż 2*10 -2 cm – zakładając maksymalną szybkość dystrybucji sygnału zegarowego, światła  emisja energii w postaci ciepła wyniosłaby 18MW/ 2 cm  zakładając, że napięcie zasilania malało proporcjonalnie wraz ze zmniejszaniem wymiaru charakterystycznego, emisja ciepła wyniosłaby 30KW/ 2 cm Problemy: dystrybucja sygnału zegarowego  dystrybucja sygnału zegarowego  emisja energii (straty)

19 Miniaturyzacja Łączna długość połączeń wewnętrznych we współczesnym wynosi kilka kilometrów Aby zmieścić połączenia na niewielkiej kawałku krzemu wymagane jest zmniejszenie ich przekroju  mniejszy przekrój – większa oporność na jednostkę długości Długość połączeń wewnętrznych przypadająca na 1 tranzystor rośnie szybciej niż ilość tranzystorów Konsekwencje  wzrost czasu propagacji sygnału (~RC)

20 Litografia Współczesne procesory wytwarzane są w procesie litograficznym, wykorzystującym fale o długości 193 i 157nm Dalsze zmniejszanie wymiaru charakterystycznego sprawia, że „tradycyjna” fotolitografia, wykorzystująca zjawiska dyfrakcyjne, straci użyteczność Litografia EUV – długość fali ~13nm

21 Bariery "green brick wall" – bariery finansowe Semiconductor Industry Associations "the red brick wall” – pozostałe

22 Przewidywania

23 Intel® Core™2 Duo Technologia 65nm 143mm 2, 291mln tranzystorów Technologia SOI II generacji 8 warstw połączeń wewnętrznych SOI - silicon on insulator Podłoże – izolator – krzem ok. 10x droższe niż wafle z czystego krzemu

24 Strained Silicon Wzrost wydajności o 10~25% Warstwa Si wytworzona na substracie SiGe

25 Tri-Gate Transistor Kanał o długości 30nm Przepływ swobodnych nośników wzdłuż trzech ścian kanału Przestrzenna konstrukcja zapewnia lepsze parametry elektryczne oraz redukcję upływności Simulation of a cross-section of silicon channel shows much more current flow (indicated by red) in a tri-gate transistor than in a planar transistor. Current flows into/out of the paper.

26 Terahertz Transistor W przeciwieństwie do tradycyjnego klasycznego tranzystora, gdzie na wyjściu może pojawić się stan wysoki lub niski, w tranzystorze terahercowym odchylane pod wpływem pola elektrycznego elektrony kierowane są do dwóch niezależnych ujść In a ballistic deflection transistor, electrons are guided by an electric field and bounced off a central triangle

27 SiP – System in package Koncepcja wytwarzania układów w taki sposób, aby eliminować urządzenia zewnętrzne Zgromadzenie „całej funkcjonalności” urządzenia w jednym, możliwie małym układzie Minimalizacja ilości połączeń zewnętrznych Eliminacja/redukcja stopnia skomplikowania PCB

28 SiP – System in package Zmniejszenie rozmiaru Wyższa wydajność, lepsza jakość – redukcja ilości połączeń zewnętrznych, izolacja całego układu Eliminacja wielokrotnego „pakowania” odrębnych IC Redukcja stopnia skomplikowania PCB Możliwość szybkiej modyfikacji układu bez konieczności przeprojektowywania np. PCB